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參數資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統總線、系統存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統總線，系統內存控制器，AGP控制器和PCI總線控制器（系統總線，系統存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數： | 86/236頁 |
| 文件大小： | 3578K |
| 代理商： | AMD-751 |
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64
Functional Operation
Chapter 5
AMD-751
System Controller Data Sheet
21910D
—
August 1999
Preliminary Information
MCT Features
The MCT has the following features:
n
Support for up to three, 168-pin SDRAM DIMMs using
16-Mbit (with the exception of 32-bit wide devices), 64-Mbit,
and 128-Mbit density SDRAMs.
Support for SDRAM DIMMs with either 72 bits with error
correcting code (ECC) or 64 bits with no ECC.
Support for up to 768 Mbytes of memory (128-Mbit by four
technology equals a 256-Mbyte per slot capacity for up to
768 Mbytes).
Support for up to four open pages within one CS (the device
selected by chip select) for one-quadword AGP requests.
Support for ECC with no scrubbing or correction of memory.
ECC from the AMD Athlon system bus is passed directly
into memory without checking and regeneration. No support
for parity generation and checking is provided.
Support for only one speed of SDRAM. The MCT does not
support a different SCAS# latency for each socket.
Power-down of the chipset is supported through the SDRAM
automatic refresh.
Automatic refresh of idle slots (attempt to keep refresh from
stealing bus utilization).
The MCT selects the next request to optimize bus utilization
as first importance (with configuration registers to limit
starvation) and then by the actual importance of the
request.
The MCT tracks up to four open pages and optimizes for up
to four open banks within a chip select (CS).
n
n
n
n
n
n
n
n
n
MCT Blocks
The MCT consists of the blocks described in this section.
Memory Request Arbiter (MRA).
The MRA arbitrates and optimizes
between the different memory requesters
—
one AGP request,
one memory write queue (MWQ) request, four memory read
queue (MRQ) requests, and one MCT internal request
—
from
the GART table walk (GTW) address translation engine (ATE).
(For more information, see
“
GART Address Translation Engine
(ATE)
”
on page 100.) The MRA can select one request on each
cycle and present it to the SDRAM memory controller (SMC).
SDRAM Memory Controller (SMC).
The SMC takes each request
presented from the MRA and schedules and optimizes the
correct events onto the SDRAM interface. In addition, the SMC
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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