- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-751 (Advanced Micro Devices, Inc.) System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) PDF資料下載
參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 103/236頁 |
| 文件大小： | 3578K |
| 代理商： | AMD-751 |
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Chapter 5
Functional Operation
81
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
5.4.7
PCI-to-Processor Bus Read Transactions
The AMD-751 contains an 8-byte read buffer that assembles two
32-bit PCI read cycles into one 64-bit quadword for the
processor data bus. In addition, the buffers are used when any
read crosses a 32-bit boundary. Aligned byte/word/doubleword
processor reads are passed on to the PCI bus by the AMD-751
system controller. The read buffer is always enabled.
When the processor reads from the PCI bus, the AMD-751 acts
as a PCI initiator. The AMD-751 responds to the read with data
from one of its internal buffers, or with data obtained by
performing a read operation on the PCI bus.
5.4.8
Processor-to-PCI Bus Write Transactions
The AMD-751 system controller converts a full 64-bit
(quadword) processor-to-PCI write into two consecutive 32-bit
(doubleword) PCI write cycles. This feature reduces the bus
bandwidth required to complete PCI writes.
The AMD-751 contains a post-write buffer between the
processor and the PCI bus. Every processor-to-PCI write is
stored in the buffer unless it is full, allowing the processor to
begin its next operation without having to wait for the write to
complete. When the PCI bus is available, the AMD-751
performs up to five 32-bit PCI writes to complete the
transaction.
Processor To/From
the PCI Buses (PCI
Master)
The PCI master write FIFO is used to store the data for a
processor-to-PCI write, which allows concurrent writes to both
PCI buses. The architecture support is optimized for 64-byte
transfers. In addition, this FIFO can hold multiple smaller
transfers. In the case of video capture cards sitting on the
standard PCI bus, PCI-to-AGP PCI write cycles are also sent
through this buffer.
The PCI master read FIFO is able to hold the largest processor
read from the secondary PCI bus. The standard PCI bus is
optimized for single quadword accesses.
Burst Cycles
The AMD-751 writes all of its buffer contents in a single PCI
transaction when the bus becomes available. In this way,
consecutive processor-to-PCI writes, whether two full
quadwords or several smaller transactions combined through
byte merging, are performed in a single PCI transaction.
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