- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-751 (Advanced Micro Devices, Inc.) System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) PDF資料下載
參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 77/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 5
Functional Operation
55
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
internal clock place this device in a different clock domain than
the processor. Similarly, the processor has its own PLL and,
while synchronous, its own clock domain.
When the processor and system logic transfer data back and
forth, they send a source-synchronous clock with the data. In
this way, the data can be received into input buffers using a
clock that has a known, fixed relationship to the data. When
data is received, special logic (FIFOs, counters, etc.) allows the
data to be reliably moved from the clock domain of the
transmitting device to the clock domain of the receiving device.
To ensure efficient, reliable operation, and to know which clock
edge has which data, this logic must be programmed for the
component and board delays before any transfer can occur.
The processor uses a packet-based protocol with predefined
delays from protocol packets to data transfers. However, these
delays are defined based on the processor clock frequency and
certain programmable values. These values must be correctly
programmed and agreed upon before any transfer can occur.
As part of the reset sequencing, the processor and system logic
use a set of shared interface pins (CONNECT, CLKFWDRST,
and PROCRDY) to serially transfer a serial initialization packet
(SIP) from a ROM table in the AMD-751 to the processor.
Resister strapping options on the AMD Athlon system bus
card-edge connector select the entry in this ROM table. The
strapping tells the AMD-751 what speed and what processor
type is in the processor module. For the appropriate entry in the
table, the AMD-751 transmits a serial bit stream to the
processor and uses other bits for its own state machines and
logic. In this way, the processor and the AMD-751 establish a
predefined set of operating assumptions and conditions.
Because the AMD Athlon system bus protocol is packet-based,
the beginning of each packet must be negotiated between the
sender and the receiver. This negotiation is accomplished by
starting with an all 1b bit pattern (a NOP command) until the
first non-NOP packet boundary is identified. From that point
forward, simple counters can track the start of each packet.
Initially the processor issues a packet to the AMD-751, which
marks the beginning of the packet. The AMD-751 responds with
a packet that the processor uses to synchronize the return path.
As long as the bus clocks continue to run, the packet-timing
relationship remains valid.
相關PDF資料 |
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