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參數(shù)資料
| 型號(hào)： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲(chǔ)器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲(chǔ)器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 189/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 7
Configuration Registers
167
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
Bit 15
Detected Parity Error (always reads 0)
—
The AMD-751 does not support parity
checking.
Bit 14
Signaled System Error (RWC)
—
The AMD-751 system controller sets this bit
when ASERR# is sampled asserted by an AGP device. It then asserts
SERR#.
0=No error detected (default)
1=System error on AGP
Bit 13
Received Initiator Abort (RWC)
—
This bit is set by an AGP initiator whenever
its transaction is terminated with initiator abort.
0=AGP transactions proceeding normally
1=The AMD-751, acting as a PCI initiator on the AGP bus, has terminated
a transaction before completion
Bit 12
Received Target Abort (RWC)
—
The target issues a target abort when it detects
a fatal error or cannot complete a transaction by simultaneously
deasserting DEVSEL# and asserting STOP#. The AMD-751 sets this bit
when it detects this condition on the secondary PCI bus.
0=No abort received
1=Transaction aborted by target
Bit 11
Signaled Target Abort (always reads 0)
—
The AMD-751 system controller does
not terminate transactions with target aborts.
Bits 10
–
9
DEVSEL# Timing (RO)
—
This field defines the DEVESL# timing.
00=Fast
01=Medium (default). The AMD-751 only supports this timing.
10=Slow
11=Reserved
Bit 8
Data Parity Error (always reads 0)
—
The AMD-751 system controller does not
support parity checking.
Bit 7
Fast Back-to-Back Capablility (always reads 0)
—
The AMD-751 can accept fast,
back-to-back transactions from the same agent only.
AGP/PCI Secondary Status
Bit 15
14
DPE
SSE
Reset
0
0
Device 1
5
66 MHz
1
Offset 1Fh
–
1Eh
Bits 4
–
0
Reserved
0
13
RIA
0
12
RTA
0
11
STA
0
Bits 10
–
9
DEVSEL# Tmg DPED
0
1
8
7
6
FBBC
0
UDF
0
0
0
0
0
0
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PDF描述 |
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