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參數(shù)資料
| 型號(hào)： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲(chǔ)器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲(chǔ)器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁(yè)數(shù)： | 5/236頁(yè) |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Table of Contents
v
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
4.3
DRAM Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.1 CS[5:0]# (Chip Selects) . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.2 DQM[7:0]# (Data Mask) . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.3.3 MAdA[14:0] and MAdB[14:0] (Memory Address) . . . . 30
4.3.4 MCKE[2:0] (SDRAM Clock Enable) . . . . . . . . . . . . . . . 31
4.3.5 MDAT[63:0] (Memory Data) . . . . . . . . . . . . . . . . . . . . . 31
4.3.6 MECCD[7:0] (Memory ECC) . . . . . . . . . . . . . . . . . . . . . 32
4.3.7 SCAS[2:0]# (SDRAM Column Address Strobes) . . . . . 32
4.3.8 SDRAM Clk_In . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.3.9 SDRAM Clk_Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.3.10 SRAS[2:0]# (SDRAM Row Address Strobes) . . . . . . . . 33
4.3.11 WE[2:0]# (SDRAM Memory Write Enables) . . . . . . . . 33
4.4
AGP/PCI Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
4.4.1 A_AD[31:0] (Address/Data Bus) . . . . . . . . . . . . . . . . . . 34
4.4.2 A_C/BE[3:0]# (PCI Command/Byte Enables) . . . . . . . . 35
4.4.3 A_CLK (AGP Clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
4.4.4 A_DEVSEL# (PCI Device Select) . . . . . . . . . . . . . . . . . 36
4.4.5 A_FRAME# (PCI Cycle Frame) . . . . . . . . . . . . . . . . . . 36
4.4.6 A_GNT# (AGP Bus Grant) . . . . . . . . . . . . . . . . . . . . . . . 36
4.4.7 A_IRDY# (Initiator Ready) . . . . . . . . . . . . . . . . . . . . . . 37
4.4.8 A_PAR (PCI Bus Parity) . . . . . . . . . . . . . . . . . . . . . . . . 37
4.4.9 A_REQ# (AGP Bus Request) . . . . . . . . . . . . . . . . . . . . . 38
4.4.10 A_SERR# (System Error) . . . . . . . . . . . . . . . . . . . . . . . 38
4.4.11 A_STOP# (AGP Bus Stop) . . . . . . . . . . . . . . . . . . . . . . . 38
4.4.12 A_TRDY# (Target Ready) . . . . . . . . . . . . . . . . . . . . . . . 38
4.5
AGP-Only Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
4.5.1 ADSTB[1:0]
4.5.2 PIPE# (APG Pipeline) . . . . . . . . . . . . . . . . . . . . . . . . . . 40
4.5.3 RBF# (Read Buffer Full) . . . . . . . . . . . . . . . . . . . . . . . . 41
4.5.4 SBA[7:0] (Sideband Address Bus) . . . . . . . . . . . . . . . . . 41
4.5.5 SBSTB (Sideband Strobe) . . . . . . . . . . . . . . . . . . . . . . . 42
4.5.6 ST[2:0] (Status) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
(AD Bus Strobe) . . . . . . . . . . . . . . . . . . . 40
4.6
Miscellaneous Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.6.1 ROM_SCK (SROM Clock) . . . . . . . . . . . . . . . . . . . . . . . 43
4.6.2 ROM_SDA (SROM Data) . . . . . . . . . . . . . . . . . . . . . . . . 43
4.6.3 SCAN_EN# (Scan Enable) . . . . . . . . . . . . . . . . . . . . . . . 43
4.6.4 TRISTATE# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
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