參數(shù)資料
型號(hào)： AMD-751
廠商： Advanced Micro Devices, Inc.
英文描述： System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲(chǔ)器控制器、AGP控制器和PCI總線控制器)
中文描述： 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲(chǔ)器控制器，AGP接口控制器和的PCI總線控制器）
文件頁數(shù)： 230/236頁
文件大?。?/td> 3578K
代理商： AMD-751
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208
Index
21910D
—
August 1999
Preliminary Information
F
Fast Back-to-Back
Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
,
167
,
171
Cycle Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
,
165
Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
AGP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
MCT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Fence Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
FID (frequency integer divisor) . . . . . . . . . . . . . . . . . .xxii
,
61
FIFO (first in, first out) . . . . . . . . . . . . . . . . xxii
,
2
,
4
–
5
,
7
–
9
,
. . . . . . . . . . . . . . . . . . . . . . . . . . . 55
,
84
–
85
,
89
,
92
,
97
First In, First Out (FIFO). . . . . . . . . . . . . . . . . . . . . . See FIFO
Float Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Flush Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
FRAME# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
–
25
Frequency Integer Divisor (FID). . . . . . . . . . . . . . . . . See FID
Full-On. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
,
112
Function Number . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Functional
Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
–
114
Pin Groupings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
–
204
Units
BIU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
G
GART (graphics address remapping
table) . . . . . . . . . . . .xxii
,
5
,
11
,
47
,
52
,
67
,
83
,
86
,
88
Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179
–
180
Remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Translation Engine (ATE). . . . . . . . . . . . . . . . . .See ATE
Alternative Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Base Address Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Entry Invalidate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Entry Update . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Invalidate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . .102
,
178
–
180
Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Conventional Scheme. . . . . . . . . . . . . . . . . . . . . . . . .99
–
100
Directory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Cache (GDC) . . . . . . . . . . . . . . .xxii
,
5
,
99
–
102
,
104
,
178
Entry Offset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Front End (GFE) . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxii
,
102
Memory Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Table Cache (GTC) . . . . . . . . . . . . . . xxii
,
99
–
102
,
104
,
109
Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Front End . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table Walk (GTW) . . . . . . . . . . xxiii
,
67
–
68
,
102
,
104
–
105
Tables. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Translation Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Virtual Address. . . . . . . . . . . . . . 98
–
99
,
101
–
102
,
104
,
109
GDC (GART directory cache). . . . . . . . . . . . . . . . . See GART
Geometric Tolerances. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
GFE (GART front end). . . . . . . . . . . . . . . . . . . . . . . See GART
GNT[4:0]# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
,
27
Graphics
Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Graphics Address Remapping Table (GART). . . . See GART
GTC (GART table cache). . . . . . . . . . . . . . . . . . . . . See GART
GTW (GART table cache). . . . . . . . . . . . . . . . . . . . See GART
H
Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
,
112
Hamming Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Heatsink . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
High-Speed Transistor Logic (HSTL). . . . . . . . . . . . See HSTL
Hold Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
HSTL (high-speed transistor logic) . . . . . . . . . . . . . xxiii
,
2
,
7
I
I/O
AGP Write Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Base. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Address Lower Nibble. . . . . . . . . . . . . . . . . . . . . . . . . 170
Decode Width. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
buffer AC and DC characteristics . . . . . . . . . . . . . . . . . 200
buffer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
buffer model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
Limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Address Lower Nibble. . . . . . . . . . . . . . . . . . . . . . . . . 170
model application note . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
IACK (interrupt acknowledge). . . . . . . . . . . . xxiii
,
46
–
47
,
51
IBIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
IDE (integrated device electronics). . . . . . . . . . . . . . xxiii
,
26
IMB (interrupt message bus) . . . . . . . . . . . . . . . . . . . xxiii
,
29
Industry Standard Architecture (ISA). . . . . . . . . . . . .See ISA
Initiator Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Integrated Device Electronics (IDE). . . . . . . . . . . . . See IDE
Interface Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Interrupt
Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Interrupt Acknowledge (IACK). . . . . . . . . . . . . . . . See IACK
Interrupt Message Bus (IMB). . . . . . . . . . . . . . . . . . . See IMB
IRDY# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
,
25
,
29
ISA (industry standard architecture). . . . . . . . . . .xxiii
,
6
,
26
,
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
,
162
,
175
J
JEDEC (joint electron device engineering
council) . . . . . . . . . . . . . . . . . . . . . . . xxiii
,
xxvi
,
69
,
78
Joint Electron Device Engineering
Council (JEDEC). . . . . . . . . . . . . . . . . . . . .See JEDEC
Joint Test Action Group (JTAG). . . . . . . . . . . . . . . . See JTAG
JTAG (joint test action group) . . . . . . . . . . . . . . . . . . xxiii
,
14
L
L2
Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
,
83
LAN (large area network). . . . . . . . . . . . . . . . . . . . . . . . . .xxiii
Large Area Network (LAN). . . . . . . . . . . . . . . . . . . . . . . . .xxiii
Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Timer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
,
170
Value. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Least-Recently Used (LRU). . . . . . . . . . . . . . . . . . . . See LRU
Least-Significant Bit (LSB). . . . . . . . . . . . . . . . . . . . . See LSB
Legacy x86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
,
47
,
50
Linking
Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
LOCK#. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
,
93
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