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參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 145/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 7
Configuration Registers
123
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
7
Configuration Registers
All of the many options available on the AMD-751 system controller are
selected by writing to its PCI configuration registers. These registers are
usually programmed during system initialization and are not accessed
during normal operation. However, some registers may require specific
programming sequences during power-on self-test (POST) to detect the
type and size of installed memory.
This section provides a description of the mechanism used to access the
AMD-751 PCI configuration registers as well as the location and
functional details of each register.
7.1
PCI Configuration Mechanism
The AMD-751 system controller uses PCI configuration mechanism #0 or
#1 to convey and receive configuration data to and from the AMD Athlon
processor. These mechanisms, described in
PCI Local Bus Specification,
Revision 2.2
, employ I/O locations 0CF8h
–
0CFBh (address
1F_C000_0CF8h) to specify the target address and I/O locations 0CFCh
–
0CFFh (address 1F_C000_0CFCh) for data to or from the target address.
The target address includes the PCI bus, device, function, and register
numbers of the PCI device.
The AMD-751 system controller implements most registers as PCI
configuration registers. x86 software executes IN and OUT instructions to
I/O addresses of 0CF8h and 0CFCh to access all configuration registers,
which are translated by the processor into AMD Athlon system bus
RdBytes and WrBytes commands, with the lower 24 bits of the address
field containing the logical contents of the ConfigAddr register (I/O
address 0CF8h).
Configuration accesses in the AMD-751 system controller conform to the
following rules:
I
The AMD-751 is defined to be device 0. The IDSEL pin on every
external PCI device must be wired to one of the AD[31:12] lines,
because logically AD[11] is assigned to device 0.
Device 0 accesses correspond to the Processor-to-PCI bridge registers
listed in Table 18 on page 126 and defined starting on page 130.
Device 1 accesses correspond to the PCI-to-PCI bridge registers listed
in Table 19 on page 128 and defined starting on page 161.
I
I
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