- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-751 (Advanced Micro Devices, Inc.) System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) PDF資料下載
參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 101/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 5
Functional Operation
79
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
location. If the PCI cycles get mapped through the GART, the
AMD-751 performs one of the following actions to guarantee
coherency:
n
If this memory is cacheable, the processor should only access
this memory through its physical address space and not
through the GART. The PCI bus can access the memory
either through the GART table address space or through the
standard physical address space.
If the processor cannot guarantee accesses to this space
through the physical address space, it needs to use the same
data type as in AGP (write-combining and noncacheable).
Note:
For more information about the GART, see
“
GART Cache
Operation
”
on page 98.
n
5.4.2
PCI Arbitration
The AMD-751 system controller contains arbitration logic that
allocates ownership of the PCI bus among itself, the AMD-756
peripheral bus controller, and five other PCI initiators.
When there are no requests for the bus, ownership defaults to
the processor through the AMD-751.
Parking
the bus in this
manner is sometimes referred to as processor-centric
arbitration. The AMD-751 can be programmed to be
memory-centric, which parks the bus on the PCI master. This
mode is controlled by device 0, offset 84h, bit 0 (see page 154).
5.4.3
PCI Configuration
The AMD-751 uses PCI configuration mechanism #1 to select all
of the options available for interaction with the processor,
DRAM, and the PCI bus. This mechanism is defined in the
PCI
Local Bus Specification Revision 2.2
. All configuration functions
for the AMD-751 are performed by using two I/O-mapped
configuration registers
—
IO_CNTRL (I/O address 0CF8h) and
IO_DATA (I/O address 0CFCh).
These two registers are used to access all the other internal
configuration registers of the AMD-751. The AMD-751 decodes
accesses to these two I/O addresses and handles them
internally. A read to a nonexistent configuration register
returns a value of FFh. Accesses to all other I/O addresses are
forwarded to the PCI bus as regular I/O cycles. Read and write
cycles involving the AMD-751 configuration registers are only
distinguished by the address and command that is sent.
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