- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-751 (Advanced Micro Devices, Inc.) System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) PDF資料下載
參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 191/236頁 |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Chapter 7
Configuration Registers
169
21910D
—
August 1999
AMD-751
System Controller Data Sheet
Preliminary Information
Bits 15
–
4
Memory Base (RW)
—
This register defines the base address of the
prefetchable address range used by the AGP target (graphics controller)
where control registers and FIFO-like communication interfaces are
mapped. Bits [15:4] correspond to address bits [31:20]. The lower 20 bits of
the address are assumed to be 00000h. The memory address range adheres
to 1-Mbyte alignment and granularity.
Bits 3
–
0
Reserved (always reads 0)
Bits 15
–
4
Memory Limit (RW)
—
This register defines the top address of the
prefetchable address range used by the AGP target (graphics controller)
where control registers and FIFO-like communication interfaces are
mapped. Bits [15:4] correspond to address bits [31:20]. The lower 20 bits of
the address are assumed to be 0FFFFFh. The memory address range
adheres to 1-Mbyte alignment and granularity.
Bits 3
–
0
Reserved (always reads 0)
Bits 7
–
0
I/O Base (RW)
—
This register defines the top address bits A[23:16] of a
24-bit I/O base address.
Processor addresses that fall between the base and limit specified in this
register are passed to the AGP/APCI bus (when the enable bit in Device 1,
Offset 04, bit 0 is set).
AGP/PCI Prefetchable Memory Base
Device 1
Offset 25h
–
24h
Bits 3
–
0
Reserved
0
Bits 15
–
4
Prefetchable Memory Base
0
0
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
AGP/PCI Prefetchable Memory Limit
Device 1
Offset 27h
–
26h
Bits 3
–
0
Reserved
0
Bits 15
–
4
Prefetchable Memory Limit
0
0
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
I/O Base
Device 1
Offset 30h
Bit 0
Bit 7
6
5
4
3
2
1
I/O Base
Reset
1
0
0
0
0
0
0
1
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