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參數(shù)資料
| 型號： | UJA1061 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Low speed CAN/LIN system basis chip |
| 中文描述： | 低高速CAN / LIN系統(tǒng)基礎(chǔ)芯片 |
| 文件頁數(shù)： | 53/81頁 |
| 文件大?。?/td> | 323K |
| 代理商： | UJA1061 |
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2004 Mar 22
53
Philips Semiconductors
Objective specification
Low speed CAN/LIN system basis chip
UJA1061
6.15
Register configurations at reset
Many register contents are unaffected by an external reset event (edge at pin RSTN), for example, the CAN physical
layer register will not reset the bus failure information. Since an externally-forced reset event sets the UJA1061 into
start-up, the same behaviour will occur as in Start-up mode with the exception of the V3 configuration flag V3C and the
INH control flags (IC1 and IC2) in the system configuration register.
Table 18
Mode register: status at reset
Table 19
System status register: status at reset
Note
1.
Depends on history.
SYMBOL
NAME
POWER-ON
START-UP/
EXTERNAL RESET
RESTART
NWP
Nominal Watchdog
Period
Operating Mode
Software Development
Mode
ENable
CAN Mode
256 ms start-up
256 ms start-up
256 ms start-up
OM
SDM
wait on init
0
wait on init
0
wait on init
0
EN
CM
0 (EN = LOW)
0 (auto)
0 (EN = LOW)
0 (auto)
0 (EN = LOW)
0 (auto)
SYMBOL
NAME
POWER-ON
START-UP/
EXTERNAL RESET
(1)
RESTART
(1)
RSS
Reset Source Status
0000
0001 or 0010 or 0011 or
0100 or 0111 or 1000 or
1001 or 1010 or 1011 or
1101 or 1110 or 1111
no change
no change
actual status
0000 or 0110 or 1100 or
1110
LWS
EWS
TWS
Level Wake Status
Edge Wake Status
Temperature Warning
Status
Software Development
Mode Status
Enable Status
Power-on Status
0
0
0
no change
no change
actual status
SDMS
0
no change
no change
ENS
PWONS
0 (EN = LOW)
1
0 (EN = LOW)
0
0 (EN = LOW)
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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