參數(shù)資料
型號(hào)： PM7390-BI
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁(yè)數(shù)： 82/652頁(yè)
文件大?。?/td> 3172K
代理商： PM7390-BI
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
82
The DS3-FRMR may be configured to generate interrupts on error events or status changes. All
sources of interrupts can be masked or acknowledged via internal registers. Internal registers are
also used to configure the DS3-FRMR. Access to these registers is via a generic microprocessor
bus.
11.6
DS3 PMON Performance Monitor Accumulator (DS3-PMON)
The DS3 Performance Monitor (DS3-PMON) Block interfaces directly with the DS3 Framer
(DS3-FRMR) to accumulate parity error (PERR) events, path parity error (CPERR) events, far
end block error (FEBE) events, and framing bit error (FERR) events using saturating counters.
The PMON stops accumulating error signal from the DS3 Framer once frame synchronization is
lost.
When an accumulation interval is signaled by a write to the DS3-PMON register address space or
a write to the S/UNI-MACH48 Global Monitor Update register, the PMON transfers the current
counter values into microprocessor accessible holding registers and resets the counters to begin
accumulating error events for the next interval. The counters are reset in such a manner that error
events occurring during the reset period are not missed.
When counter data is transferred into the holding registers, an interrupt is generated, providing
the interrupt is enabled. In addition, a register is provided to indicate changes in the DS3-PMON
counters since the last accumulation interval.
11.7
DS3 Bit-Oriented Code Detector (RBOC)
The Bit-Oriented Code Detector is only used in DS3 C-bit Parity.
The Bit-Oriented Code Detector (RBOC) Block detects the presence of 63 of the 64 possible bit-
oriented codes (BOCs) contained in the DS3 C-bit parity far-end alarm and control (FEAC)
channel or in the J2 datalink signal stream. The 64
th
code ("111111") is similar to the HDLC flag
sequence and is ignored.
Bit-oriented codes (BOCs) are received on the FEAC channel as 16-bit sequences each consisting
of 8 ones, a zero, 6 code bits, and a trailing zero ("111111110xxxxxx0"). BOCs are validated
when repeated at least 10 times. The RBOC can be enabled to declare a code valid if it has been
observed for 8 out of 10 times or for 4 out of 5 times, as specified by the AVC bit in the RBOC
Configuration/Interrupt Enable Register. The RBOC declares that the code is removed if two
code sequences containing code values different from the detected code are received in a moving
window of ten code periods.
Valid BOCs are indicated through the RBOC Interrupt Status Register. The BOC bits are set to
all ones ("111111") when no valid code is detected. The RBOC can be programmed to generate
an interrupt when a detected code has been validated and when the code is removed.
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