參數(shù)資料
型號： PM7390-BI
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁數(shù)： 625/652頁
文件大?。?/td> 3172K
代理商： PM7390-BI
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
625
15.8.1 Transmit PL3 Interface
The Transmit POS Level 3 System Interface Timing diagram (Figure 39) illustrates the operation
of the system side transmit FIFO interface. TENB, TSX, and TDAT[31:0] (because TSX is logic
1, TDAT[31:24] contains the Data Type Field - see register 004BH, TDAT[7:0] contains the in-
band PHY address) are asserted in cycle 1 to start the transfer. STPA responds in cycle 3 to show
that there is room in the FIFO (the FIFO fill threshold is user programmable) for PHY address 0.
The packet data is transferred on TDAT[31:0] starting at the rising TFCLK edge at the start of
cycle 3. TSOP is also asserted at this cycle to indicate the data on TDAT[31:24] contains the
start-of-packet byte. TENB is deasserted in cycle 3 by the upstream device to pause the transfer.
Data transfer continues in cycle 4. In cycle 6, STPA is deasserted indicating that the FIFO for
PHY address 0 has fallen below the data available threshold (TXSDQ’s BT[4:0] register bits). In
the example shown here, the upstream device responds by stopping its transfer immediately at
cycle 9 by deasserting TENB. With most set-up configurations, the upstream device does not
need to stop immediately. It can complete the transfer of one more burst before stopping.
Because STPA is asserted again on cycle 8, transfers can be conducted again. TENB is asserted
again before cycle 11 to continue the transfer. In cycle 11, TEOP is asserted to indicate that
TDAT[31:0] contains one byte which is the end of the packet. TMOD[1:0] is valid at the same
time to indicate which bytes in TDAT[31:0] contain valid data and thus the last byte of the packet
can be inferred. TERR is also valid during this cycle to indicate whether or not this packet should
be aborted because of an upstream error. If TERR is logic 1, the packet will be aborted by the
S/UNI-MACH48’s packet processor.
In cycle 12, TENB is deasserted and TSX is asserted to select a different PHY to transfer data to.
TSOP must be high during transfers which contain the first byte of a packet. TEOP must be high
during transfers which contain the last byte of a packet. It is legal to assert TSOP and TEOP at
the same time. This case occurs when TDAT[31:0] contain both the SOP and EOP. When TSOP
is asserted and the previous transfer was not marked with TEOP, the system interface realigns
itself to the new timing, and both the previous packet and the current packet may be corrupted
and aborted.
Figure 39 Transmit POS Level 3 System Interface Timing
1
2
3
4
5
6
7
8
9
10
11
12
13
1000
B1-B4
B5-B8
B41-B44
B45-B48
B49-B52
B53-B56
B57
1001
B1-B4
0000
0001
0002
0003
000C
000D
000E
000F
0010
0011
0012
0013
0014
P0
P1
PA
PB
PC
PD
PE
PF
P10
P11
P12
TFCLK
TENB
TSX
TSOP
TEOP
TMOD[1:0]
TERR
TDAT[31:0]
TPRTY
STPA
TADR[5:0]
PTPA
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