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參數(shù)資料
| 型號(hào)： | PM7390-BI |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁(yè)數(shù)： | 601/652頁(yè) |
| 文件大?。?/td> | 3172K |
| 代理商： | PM7390-BI |
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
601
2. Read the TDPR Interrupt Status register.
3. If FULL=1, then the TDPR FIFO is full and no further bytes can be written. Continue polling
the TDPR Interrupt Status register until either FULL=0 or BLFILL=1. Then, go to either step
4 or 5 depending on implementation preference.
4. If BLFILL=1, then the TDPR FIFO depth is below its lower threshold limit. Write the data
into the TDPR Transmit Data register. Go to step 6.
5. If FULL=0, then the TDPR FIFO has room for at least 1 more byte to be written. Write the
data into the TDPR Transmit Data register. Go to step 6.
6. If more data bytes are to be transmitted in the packet, then go to step 2.
7. If all bytes in the packet have been sent, then set the EOM bit in the TDPR Configuration
register to logic 1. Go to step 1.
14.28 Using the Internal DS3 FDL Receiver
It is important to note that the access rate to the RDLC registers is limited by the rate of the
internal high-speed system clock SYSCLK. Consecutive accesses to each RDLC Status and
RDLC Data registers should be done at a rate no faster than 1/40 that of the selected RDLC high-
speed system clock. This time is used by the high-speed system clock to sample the event and
update the FIFO status. Instantaneous variations in the high-speed reference clock frequencies
(e.g. jitter in the receive line clock) must be considered when determining the procedure used to
read RDLC registers.
On power up of the system, the RDLC should be disabled by setting the EN bit in the
Configuration Register to logic 0 (default state). The RDLC Interrupt Control register should
then be initialized to enable the INTB output and to select the FIFO buffer fill level at which an
interrupt will be generated. If the INTE bit is not set to logic 1, the RDLC Status register must be
continuously polled to check the interrupt status (INTR) bit.
After the RDLC Interrupt Control register has been written, the RDLC can be enabled at any time
by setting the EN bit in the RDLC Configuration register to logic 1. When the RDLC is enabled,
it will assume the link status is idle (all ones) and immediately begin searching for flags. When
the first flag is found, an interrupt will be generated, and a dummy byte will be written into the
FIFO buffer. This is done to provide alignment of link up status with the data read from the
FIFO. When an abort character is received, another dummy byte and link down status is written
into the FIFO. This is done to provide alignment of link down status with the data read from the
FIFO. It is up to the controlling processor to check the COLS bit in the RDLC Status register for
a change in the link status. If the COLS bit is set to logic 1, the FIFO must be emptied to
determine the current link status. The first flag and abort status encoded in the PBS bits is used to
set and clear a Link Active software flag.
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