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參數(shù)資料
| 型號： | PM7390-BI |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 101/652頁 |
| 文件大?。?/td> | 3172K |
| 代理商： | PM7390-BI |
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
101
Receive POS-PHY Level 3
The interface accepts a read clock (RFCLK) and read enable signal (RENB) when data is read
from the receive FIFO (using the rising edge of the RFCLK). The start of packet RSOP marks
the first byte of receive packet/cell data on the RDAT[31:0]. The RPRTY signal determine the
parity on the RDAT[31:0] bus (selectable as odd or even parity). The end of a packet/cell is
indicated by the REOP signal. Signal RERR is provided to indicate that an error in a received
packet has occurred (the error may have several causes include an abort sequence or an FCS
error). The RVAL signal is used to indicate when RSOP, REOP, RERR and RDAT[31:0] are
valid. Read accesses while RVAL is logic 0 are ignored and will output invalid data. RSX
indicates the start of a transfer and marks the clock cycle where the in-band channel address is
given on the RDAT bus. The RXPHY performs the polling procedure to select which PHY
address is serviced.
Transmit UTOPIA Level 3 Interface
The UTOPIA Level 3 compliant interface accepts a write clock (TFCLK), a write enable signal
(TENB), the start of a cell (TSOC) indication and the parity bit (TPRTY) when data is written to
the transmit FIFO (using the rising edges of the TFCLK). To reduce FIFO latency, the FIFO
depth at which TCA indicates “full” can be configured from the TXSDQ. If the programmed
depth is less than the TXSDQ FIFO capacity, more than one cell may be written after TCA is
deasserted as the TXSDQ FIFO still retains its full capacity. The interface provides the transmit
cell available status (TCA) which can transition from "available" to "unavailable" when the
transmit FIFO is near full or when the FIFO is full and can accept no more writes. The TTDP
and TCFP cell processors automatically transmit idle cells until a full cell is available to be
transmitted.
The SUNI-MACH48 Transmit UTOPIA Level 3 interface ignores TSOC for the start of cell
indication, and uses the sampled high to low transition of TENB as the start of cell. However, if
TSOC is missing, a SOPI and EOPI interrupts may be generated, though cells will pass through
correctly. TENB must also be asserted (low) for the complete duration of a cell transfer (13
cycles). If TENB is low for other than an integer multiple of 13 cycles, runt cells will be
generated. Note that when a runt cell is detected by the Transmit UTOPIA Level 3 interface, the
next valid cell will also be discarded.
Transmit POS-PHY Level 3 Interface
The POS-PHY Level 3 compliant interface accepts a write clock (TFCLK), a write enable signal
(TENB), the start of packet/cell (TSOP) indication, the end of packet/cell (TEOP) indication,
errored packet (TERR) indication and the parity bit (TPRTY) when data is written to the transmit
FIFO (using the rising edges of the TFCLK). The STPA signal reports the selected transmit
FIFO’s fill status (the POS processor will not start transmitting a packet until a programmable
number of bytes for a single packet or an entire packet is in the FIFO). The PTPA signal shows
the FIFO status for the polled channel. The TSX signal indicates when the in-band channel
selection is given on the TDAT bus. This is done at beginning of each transfer sequence. The
TMOD signal (Transmit Mod) is provided to indicate whether 1, 2, 3, or 4 bytes are valid of the
final word transfer (TEOP is asserted). A packet may be aborted by asserting the TERR signal at
the end of the packet.
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