參數(shù)資料
型號(hào)： PM7390-BI
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁(yè)數(shù)： 381/652頁(yè)
文件大小： 3172K
代理商： PM7390-BI
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Multi-Service Access Device For Channelized Interfaces
Telecom Standard Product Data Sheet
Production
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990823, Issue 4
381
PBS[2:0]
The packet byte status (PBS[2:0]) bits indicate the status of the data last read from the FIFO
as indicated in the following table:
Table 28 RDLC PBS[2 0] Data Status
PBS[2:0]
Data Status
000
The data byte read from the FIFO is not special.
001
The data byte read from the FIFO is the dummy byte that was written into the FIFO when
the first HDLC flag sequence (01111110) was detected. This indicates that the data link
became active.
010
The data byte read from the FIFO is the dummy byte that was written into the FIFO when
the HDLC abort sequence (01111111) was detected. This indicates that the data link
became inactive.
011
Unused.
100
The data byte read from the FIFO is the last byte of a normally terminated packet with no
CRC error and the packet received had an integer number of bytes.
101
The data byte read from the FIFO must be discarded because there was a non-integer
number of bytes in the packet.
110
The data byte read from the FIFO is the last byte of a normally terminated packet with a
CRC error. The packet was received in error.
111
The data byte read from the FIFO is the last byte of a normally terminated packet with a
CRC error and a non-integer number of bytes. The packet was received in error.
PKIN
The Packet In (PKIN) bit is logic 1 when the last byte of a non-aborted packet is written into
the FIFO. The PKIN bit is cleared to logic 0 after the RDLC Status Register is read.
COLS
The Change of Link Status (COLS) bit is set to logic 1 if the RDLC has detected the HDLC
flag sequence (01111110) or HDLC abort sequence (01111111) in the data. This indicates
that there has been a change in the data link status. The COLS bit is cleared to logic 0 by
reading this register or by clearing the EN bit in the RDLC Configuration Register. For each
change in link status, a byte is written into the FIFO. If the COLS bit is found to be logic 1
then the RDLC FIFO must be read until empty. The status of the data link is determined by
the PBS[2:0] bits associated with the data read from the RDLC FIFO.
OVR
The overrun (OVR) bit is set to logic 1 when data is written over unread data in the RDLC
FIFO buffer. This bit is not reset to logic 0 until after the Status Register is read. While the
OVR bit is logic 1, the RDLC and RDLC FIFO buffer are held in the reset state, causing the
COLS and PKIN bits to be reset to logic 0.
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