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參數(shù)資料
| 型號： | MB90V560CR |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 8 MHz, MICROCONTROLLER, CPGA256 |
| 封裝： | PGA-256 |
| 文件頁數(shù)： | 278/616頁 |
| 文件大?。?/td> | 15240K |
| 代理商： | MB90V560CR |
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333
13.4 UART Registers
Table 13.4-1 Functions of Bits for Control Register (SCR0/SCR1)
Bit name
Function
bit15
PEN: Parity
enable bit
This bit selects whether to add a parity bit during transmission in serial
data input-output mode or to detect it during reception.
Note:
No parity can be used in operation modes 1 and 2. Therefore, fix this
bit to 0.
bit14
P: Parity selection
bit
This bit specifies the odd parity/even parity.
Note:
Valid only when parity presence (PEN="1") is selected.
bit13
SBL: Stop bit
length selection
bit
This bit selects the length of the stop bits or the frame end mark of send
data in asynchronous transfer mode.
Note:
During reception, only the first bit of the stop bits is detected.
bit12
CL: Data length
selection bit
This bit specifies the length of send and receive data.
Note:
Seven bits can be selected in operation mode 0 (asynchronous) only.
Be sure to select eight bits (CL=1) in operation mode 1 (multiprocessor
mode) and operation mode 2 (synchronous).
bit11
A/D: Address/
data selection bit
Specify the data format of a frame to be sent or received in
multiprocessor mode (mode 1).
Select usual data when this bit is 0, and select address data when the
bit is 1.
bit10
REC: Reception
error flag clear bit
This bit clears the FRE, ORE, and PE flags of the status register
(SSR0/1).
Write 0 to this bit to clear the FRE, ORE, and PE flag. Writing 1 to this
bit has no effect on the others.
Note:
If UART is active and a reception interrupt is enabled, clear the REC
bit only when the FRE, DRE, or PE flag indicates 1.
bit9
RXE: Reception
enable bit
This bit controls UART reception.
When this bit is 0, reception is disabled. When it is 1, reception is
enabled.
Note:
If reception operation is disabled during reception, reception of data
currently being received is finished and the received data is stored in
the input data register (SIDR0/SIDR1), and then the reception
operation is stopped.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90V590ACR | 16-BIT, 16 MHz, MICROCONTROLLER, CPGA256 |
| MB91101APF | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP100 |
| MB91101PF-G-BND-R | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP100 |
| MB91103 | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PQFP160 |
| MB91107PFV-G | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP120 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB-910 | 制造商:Circuit Test 功能描述:BREADBOARD WIRING KIT - 350 PCS |
| MB9100100 | 制造商:COM/DUO 功能描述:FAN 4-6WKS |
| MB9100-100 | 制造商:COM/DUO 功能描述:FAN 4-6WKS |
| MB91101 | 制造商:Panasonic Industrial Company 功能描述:IC |
| MB91101A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller |
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