參數(shù)資料
型號(hào)： ISP1761
廠商： NXP Semiconductors N.V.
英文描述： Hi-Speed Universal Serial Bus On-The-Go controller
中文描述： 高速通用串行總線和On - The - Go控制器
文件頁(yè)數(shù)： 107/158頁(yè)
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代理商： ISP1761
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9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
107 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
[1]
The reserved bits should always be written with the reset value.
10.5 Data flow registers
10.5.1
Endpoint Index register (R/W: 022Ch)
The Endpoint Index register selects a target endpoint for register access by the
microcontroller. The register consists of 1 B, and the bit allocation is shown in
Table 105
.
Bit
Symbol
Reset
Bus Reset
Access
7
6
5
4
3
2
1
0
IEVBUS
0
0
R/W
IEDMA
0
0
R/W
IEHS_STA
0
0
R/W
IERESM
0
0
R/W
IESUSP
0
0
R/W
IEPSOF
0
0
R/W
IESOF
0
0
R/W
IEBRST
0
unchanged
R/W
Table 104: DcInterruptEnable register: bit description
Bit
Symbol
Description
31 to 26
-
reserved
25
EP7TX
Logic 1 enables interrupt from the indicated endpoint.
24
EP7RX
Logic 1 enables interrupt from the indicated endpoint.
23
EP6TX
Logic 1 enables interrupt from the indicated endpoint.
22
EP6RX
Logic 1 enables interrupt from the indicated endpoint.
21
EP5TX
Logic 1 enables interrupt from the indicated endpoint.
20
EP5RX
Logic 1 enables interrupt from the indicated endpoint.
19
EP4TX
Logic 1 enables interrupt from the indicated endpoint.
18
EP4RX
Logic 1 enables interrupt from the indicated endpoint.
17
EP3TX
Logic 1 enables interrupt from the indicated endpoint.
16
EP3RX
Logic 1 enables interrupt from the indicated endpoint.
15
EP2TX
Logic 1 enables interrupt from the indicated endpoint.
14
EP2RX
Logic 1 enables interrupt from the indicated endpoint.
13
EP1TX
Logic 1 enables interrupt from the indicated endpoint.
12
IEP1RX
Logic 1 enables interrupt from the indicated endpoint.
11
IEP0TX
Logic 1 enables interrupt from the control IN endpoint 0.
10
IEP0RX
Logic 1 enables interrupt from the control OUT endpoint 0.
9
-
reserved
8
IEP0SETUP
Logic 1 enables interrupt for the setup data received on endpoint 0.
7
IEVBUS
Logic 1 enables interrupt for V
BUS
sensing.
6
IEDMA
Logic 1 enables interrupt on detection of a DMA status change.
5
IEHS_STA
Logic 1 enables interrupt on detection of a high-speed status change.
4
IERESM
Logic 1 enables interrupt on detection of a resume state.
3
IESUSP
Logic 1 enables interrupt on detection of a suspend state.
2
IEPSOF
Logic 1 enables interrupt on detection of a Pseudo SOF.
1
IESOF
Logic 1 enables interrupt on detection of an SOF.
0
IEBRST
Logic 1 enables interrupt on detection of a bus reset.
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PDF描述
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