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參數(shù)資料
| 型號(hào)： | DSP1627 |
| 英文描述： | TVS 400W 6.5V BIDIRECT SMA |
| 中文描述： | DSP1627數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 99/154頁(yè) |
| 文件大?。?/td> | 2365K |
| 代理商： | DSP1627 |
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Data Sheet
March 2000
DSP1627 Digital Signal Processor
Lucent Technologies Inc.
99
11 Timing Characteristics for 3.0 V Operation
(continued)
11.1 DSP Clock Generation
* See Table 62 for input clock electrical requirements.
Free-running clock.
Wait-stated clock (see Table 38).
§ W = number of wait-states.
Figure 35. I/O Clock Timing Diagram
*
Device is fully static, t1 is tested at 100 ns for 1X input clock option, and memory hold time is tested at 0.1 s.
Device speeds greater than 50 MIPS do not support 1X operation. Use the PLL.
*
T = internal clock period, set by CKI or by CKI and the PLL parameters.
Table 106. Timing Requirements for Input Clock
Abbreviated Reference
Parameter
10 ns
*
Max
—
—
—
Min
20
10
10
Unit
ns
ns
ns
t1
t2
t3
Clock In Period (high to high)
Clock In Low Time (low to high)
Clock In High Time (high to low)
Table 107. Timing Characteristics for Input Clock and Output Clock
Abbreviated Reference
Parameter
10 ns
Unit
Min
—
—
T*
0.74
Max
10
10
—
3.8
t4
t5
t6
t6a
Clock Out High Delay
Clock Out Low Delay (high to low)
Clock Out Period (low to low)
Clock Out Period with SLOWCKI Bit Set
in powerc Register (low to low)
ns
ns
ns
μ
s
5-4009 (F).a
t4
t1
t2
1X CKI*
t5
CKO
t3
t6, t6a
CKO
EXTERNAL MEMORY CYCLE
W = 1
§
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