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參數(shù)資料
| 型號： | DSP1627 |
| 英文描述： | TVS 400W 6.5V BIDIRECT SMA |
| 中文描述： | DSP1627數(shù)字信號處理器 |
| 文件頁數(shù)： | 122/154頁 |
| 文件大?。?/td> | 2365K |
| 代理商： | DSP1627 |
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Data Sheet
March 2000
DSP1627 Digital Signal Processor
122
Lucent Technologies Inc.
12 Timing Characteristics for 2.7 V Operation
(continued)
12.1 DSP Clock Generation
*
Free-running clock.
Wait-stated clock (see Table 38).
§ W = number of wait-states.
See Table 62 for input clock electrical requirements.
Figure 59. I/O Clock Timing Diagram
* Device speeds greater than 50 MIPS do not support 1 X operation. Use the PLL.
Device is fully static, t1 is tested at 100 ns for 1X input clock option, and memory hold time is tested at 0.1 s.
*
T = internal clock period, set by CKI or by CKI and the PLL parameters.
Table 146. Timing Requirements for Input Clock
Abbreviated Reference
Parameter
20 ns and 12.5 ns
*
Min
Max
20
—
10
—
10
—
Unit
ns
ns
ns
t1
t2
t3
Clock In Period (high to high)
Clock In Low Time (low to high)
Clock In High Time (high to low)
Table 147. Timing Characteristics for Input Clock and Output Clock
Abbreviated Reference
Parameter
20 ns
Min
—
—
T*
0.74
12.5 ns
Min
—
—
T*
0.74
Unit
Max
14
14
—
3.8
Max
10
10
—
3.8
t4
t5
t6
t6a
Clock Out High Delay
Clock Out Low Delay (high to low)
Clock Out Period (low to low)
Clock Out Period with SLOWCKI Bit Set in
powerc Register (low to low)
ns
ns
ns
μ
s
5-4009 (F).a
t4
t1
t2
1X CKI*
t5
CKO
t3
t6, t6a
CKO
EXTERNAL MEMORY CYCLE
W = 1
§
相關(guān)PDF資料 |
PDF描述 |
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