參數(shù)資料
型號(hào)： 82559
廠商： INTEL CORP
元件分類： 微控制器/微處理器
英文描述： Fast Ethernet Multifunction PCI/CARD bus controller(快速以太網(wǎng)多功能PCI/CARD 總線控制器)
中文描述： 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA196
封裝： 15 X 15 MM, BGA-196
文件頁(yè)數(shù)： 114/124頁(yè)
文件大?。?/td> 1332K
代理商： 82559
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82559 — Networking Silicon
104
Datasheet
NOTE:
Input test is done with 0.1V
CC
overdrive. V
max
specifies the maximum peak-to-peak waveform allowed
for testing input timing.
12.4.2.2
PCI/CardBus Timings
NOTES:
1. Timing measurement conditions are illustrated in
Figure 32
.
2. PCI minimum times are specified with loads as detailed in the PCI Bus Specification, Revision 2.1, Section
4.2.3.2.
3. CardBus minimum times are specified with a 0 pF equivalent load. Maximum times are specified with a 30 pF
equivalent load. Actual test loads may vary but must be correlated to these loads.
4. n a PCI environment, REQ# and GNT# are point-to-point signals and have different output valid delay times
and input setup times than bussed signals. All other signals are bussed.
5. Timing measurement conditions are illustrated in
Figure 33
.
6. RST# is asserted and de-asserted asynchronously with respect to the CLK signal.
7. All PCI and CardBus interface output drivers are floated when RST# is active.
V
test
0.4V
CC
0.4V
CC
V
V
step
(rising edge)
0.285V
CC
0.325V
CC
V
Min Delay
0.475V
CC
V
Max Delay
V
step
(falling edge)
0.615V
CC
0.475V
CC
V
Min Delay
0.325V
CC
V
Max Delay
V
max
0.4V
CC
0.4V
CC
V
Input Signal Edge
Rate
1
1
V/ns
Table 39. Measure and Test Condition Parameters
Table 40. PCI/CardBus Timing Parameters
Symbol
Parameter
Min
Max
Units
Notes
T14
t
val
PCI CLK to Signal Valid Delay
2
11
ns
1, 2, 4
CardBus CLK to Signal Valid Delay
2
18
ns
1, 3
T15
t
val(ptp)
PCI CLK to Signal Valid Delay (point-
to-point)
2
12
ns
1, 2, 4
T16
t
on
Float to Active Delay
2
ns
1
T17
t
off
Active to Float Delay
28
ns
1
T18
t
su
Input Setup Time to CLK
7
ns
4, 5
T19
t
su(ptp)
PCI Input Setup Time to CLK (point-to-
point)
10
ns
4, 5
T20
t
h
Input Hold Time from CLK
0
ns
6
T21
t
rst
Reset Active Time After Power Stable
1
ms
6
T22
T
rst-clk
PCI Reset Active Time After CLK
Stable
100
μ
s
6
CardBus Reset Active Time After CLK
Stable
100
clocks
6
T23
T
rst-off
Reset Active to Output Float Delay
40
ns
6, 7
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PDF描述
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