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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 71/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | 23542A |
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Chapter 3
Software Environment
49
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
UC/WC Cacheability
Control Register
(UWCCR)
The AMD-K6-2E+ processor provides two variable-range
Memory Type Range Registers (MTRRs)—MTRR0 and
MTRR1—that each specify a range of memory. Each range can
be defined as uncacheable (UC) or write-combining (WC)
memory. For more information, see “Memory Type Range
Registers” on page 231. The UWCCR register is MSR
C000_0085h.
.
Figure 37.
UC/WC Cacheability Control Register (UWCCR)
Processor State
Observability
Register (PSOR)
The AMD-K6-2E+ processor provides the Processor State
Observability Register (PSOR). The PSOR is defined as shown
in Figure 38 for all standard-power versions of the AMD-K6-2E+
processor. For a description of the PSOR register supported by
the low-power versions of the processor, see page 148.
The PSOR register is MSR C000_0087h.
.
Figure 38.
Processor State Observability Register (PSOR
)
16
0
63
Physical Address Mask 0
17
31
Physical Base Address 0
1
2
Physical Address Mask 1
Physical Base Address 1
32
33
34
48
49
U
C
0
W
C
0
U
C
1
W
C
1
MTRR1
MTRR0
Symbol
UC0
WC0
Description
Uncacheable Memory Type
Write-Combining Memory Type
Bits
0
1
Symbol
UC1
WC1
Description
Uncacheable Memory Type
Write-Combining Memory Type
Bits
32
33
2
0
63
BF
Reserved
Description
No L2 Functionality
Processor Stepping
Bus Frequency Divisor
Symbol
NOL2
STEP
BF
Bit
8
7-4
2-0
3
4
STEP
7
8
9
N
O
L
2
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PDF描述 |
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