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參數資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數據資料的AMD - K6 - 2E處理器數據手冊 |
| 文件頁數： | 320/368頁 |
| 文件大小： | 5669K |
| 代理商： | 23542A |
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298
Signal Switching Characteristics
Chapter 16
AMD-K6-2E+ Embedded Processor Data Sheet
23542A/0—September 2000
Preliminary Information
16.4
Valid Delay, Float, Setup, and Hold Timings
Valid Delay and Float
Timing
The maximum valid delay timings are provided to allow a
system designer to determine if setup times to the system logic
can be met. Likewise, the minimum valid delay timings are used
to analyze hold times to the system logic.
I
Valid delay and float timings are given for output signals
during functional operation and are given relative to the
rising edge of CLK.
During boundary-scan testing, valid delay and float timings
for output signals are with respect to the falling edge of
TCK.
I
Setup and Hold
Timing
The setup and hold time requirements for the AMD-K6-2E+
processor input signals must be met by the system logic to
assure the proper operation of the AMD-K6-2E+ processor.
I
The setup and hold timings during functional and
boundary-scan test mode are given relative to the rising
edge of CLK and TCK, respectively.
16.5
Table 64. Output Delay Timings for 100-MHz Bus Operation
Output Delay Timings for 100-MHz Bus Operation
Symbol
Parameter Description
Preliminary Data
Figure
Min
Max
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
t
14
t
15
t
16
t
17
t
18
A[31:3] Valid Delay
1.1 ns
4.0 ns
106
A[31:3] Float Delay
7.0 ns
107
ADS# Valid Delay
1.0 ns
4.0 ns
106
ADS# Float Delay
7.0 ns
107
ADSC# Valid Delay
1.0 ns
4.0 ns
106
ADSC# Float Delay
7.0 ns
107
AP Valid Delay
1.0 ns
5.5 ns
106
AP Float Delay
7.0 ns
107
APCHK# Valid Delay
1.0 ns
4.5 ns
106
BE[7:0]# Valid Delay
1.0 ns
4.0 ns
106
BE[7:0]# Float Delay
7.0 ns
107
BREQ Valid Delay
1.0 ns
4.0 ns
106
CACHE# Valid Delay
1.0 ns
4.0 ns
106
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