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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 233/368頁 |
| 文件大小： | 5669K |
| 代理商： | 23542A |
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Chapter 9
Cache Organization
211
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
Cache-Related Signals
Complete descriptions of the signals that control cacheability
and cache coherency are given on the following pages:
I
CACHE#
—page 105
EADS#—page 109
FLUSH#—page 112
HIT#—page 113
HITM#—page 113
INV—page 118
KEN#—page 119
PCD—page 124
PWT—page 126
WB/WT#—page 139
I
I
I
I
I
I
I
I
I
9.4
Cache Disabling and Flushing
L1 and L2 Cache
Disabling
To completely disable all accesses to the L1 and the L2 caches,
the CD bit must be set to 1 and the caches must be completely
flushed. There are three different methods for flushing the
caches. The first method relies on the system logic and the
other two methods rely on software.
I
For the system logic to flush the caches, the processor must
sample FLUSH# asserted. In this method, the processor
writes back any L1 data cache and L2 cache lines that are in
Table 38. CACHE# Signal Generation
Cycle Type
CI Bit of TR12
PCD Signal
Access Within WC/UC Range
1
Notes:
1.
WC and UC refer to Write-Combining and Uncacheable Memory Ranges as defined in the UWCCR.
CACHE#
Writebacks
X
X
X
Low
Unlocked Reads
0
0
0
Low
Locked Reads
X
X
X
High
Single Writes
X
X
X
High
Any Cycle Except Writebacks
1
X
X
High
Any Cycle Except Writebacks
X
1
X
High
Any Cycle Except Writebacks
X
X
1
High
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