
Contents
vii
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
7.5
7.6
Power-on Configuration and Initialization ............................199
8.1
Signals Sampled During the Falling Transition of
RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
8.2
RESET Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
8.3
State of Processor After RESET . . . . . . . . . . . . . . . . . . . . . . 200
8.4
State of Processor After INIT . . . . . . . . . . . . . . . . . . . . . . . . 203
Cache Organization ..................................................................205
9.1
MESI States in the L1 Data Cache and L2 Cache . . . . . . . . 207
9.2
Predecode Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208
9.3
Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
9.4
Cache Disabling and Flushing . . . . . . . . . . . . . . . . . . . . . . . 211
9.5
L2 Cache Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
9.6
Cache-Line Fills . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .213
9.7
Cache-Line Replacements . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
9.8
Write Allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.9
Prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
9.10
Cache States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
9.11
Cache Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
9.12
Writethrough and Writeback Coherency States . . . . . . . . .227
9.13
A20M# Masking of Cache Accesses . . . . . . . . . . . . . . . . . . . 227
Write Merge Buffer .................................................................229
10.1
EWBE# Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
10.2
Memory Type Range Registers . . . . . . . . . . . . . . . . . . . . . . . 231
10.3
Memory-Range Restrictions . . . . . . . . . . . . . . . . . . . . . . . . .233
10.4
Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .235
Floating-Point and Multimedia Execution Units ..................237
11.1
Floating-Point Execution Unit . . . . . . . . . . . . . . . . . . . . . . . 237
11.2
Multimedia and 3DNow! Execution Units . . . . . . . . . . . . 239
11.3
Floating-Point and MMX/3DNow! Instruction
Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
System Management Mode (SMM) ........................................241
12.1
SMM Operating Mode and Default Register Values . . . . . 241
12.2
SMM State-Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
12.3
SMM Revision Identifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
12.4
SMM Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
12.5
Halt Restart Slot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
12.6
I/O Trap Doubleword . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .247
12.7
I/O Trap Restart Slot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
12.8
Exceptions, Interrupts, and Debug in SMM . . . . . . . . . . . . 250
Test and Debug .........................................................................251
13.1
Built-In Self-Test (BIST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
13.2
Three-State Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
13.3
Boundary-Scan Test Access Port (TAP) . . . . . . . . . . . . . . . . 253
Inquire and Bus Arbitration Cycles . . . . . . . . . . . . . . . . . . . 168
Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8
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