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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 10/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | 23542A |
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List of Figures
AMD-K6-2E+ Embedded Processor Data Sheet
23542A/0—September 2000
Preliminary Information
Figure 37.
Figure 38.
Figure 39.
Figure 40.
UC/WC Cacheability Control Register (UWCCR) . . . . . . . . . . 49
Processor State Observability Register (PSOR) . . . . . . . . . . . . 49
Page Flush/Invalidate Register (PFIR) . . . . . . . . . . . . . . . . . . . 50
L2 Tag or Data Location for AMD-K6-2E+
Processor—EDX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
L2 Data —EAX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
L2 Tag Information for AMD-K6-2E+ Processor—EAX . . . . 52
Enhanced Power Management Register (EPMR). . . . . . . . . . .53
Memory Management Registers. . . . . . . . . . . . . . . . . . . . . . . . . 54
Task State Segment (TSS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
4-Kbyte Paging Mechanism. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4-Mbyte Paging Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Page Directory Entry 4-Kbyte Page Table (PDE). . . . . . . . . . .58
Page Directory Entry 4-Mbyte Page Table (PDE) . . . . . . . . . . 58
Page Table Entry (PTE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59
Application Segment Descriptor . . . . . . . . . . . . . . . . . . . . . . . . 60
System Segment Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Gate Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Enhanced Power Management Register (EPMR). . . . . . . . . .144
EPM 16-Byte I/O Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Bus Divisor and Voltage ID Control (BVC) Field . . . . . . . . . . 147
Processor State Observability Register (PSOR)—Low-
Power Versions of the Processor . . . . . . . . . . . . . . . . . . . . . . . 148
Waveform Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Bus State Machine Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Non-Pipelined Single-Transfer Memory Read/Write and
Write Delayed by EWBE# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Misaligned Single-Transfer Memory Read and Write . . . . . . 161
Burst Reads and Pipelined Burst Reads . . . . . . . . . . . . . . . . . 163
Burst Writeback due to Cache-Line Replacement . . . . . . . . . 165
Basic I/O Read and Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Misaligned I/O Transfer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167
Basic HOLD/HLDA Operation . . . . . . . . . . . . . . . . . . . . . . . . .169
HOLD-Initiated Inquire Hit to Shared or Exclusive Line . . . 171
HOLD-Initiated Inquire Hit to Modified Line. . . . . . . . . . . . . 173
AHOLD-Initiated Inquire Miss . . . . . . . . . . . . . . . . . . . . . . . . . 175
AHOLD-Initiated Inquire Hit to Shared or Exclusive Line. . 177
AHOLD-Initiated Inquire Hit to Modified Line . . . . . . . . . . . 179
AHOLD Restriction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Figure 41.
Figure 42.
Figure 43.
Figure 44.
Figure 45.
Figure 46.
Figure 47.
Figure 48.
Figure 49.
Figure 50.
Figure 51.
Figure 52.
Figure 53.
Figure 54.
Figure 55.
Figure 56.
Figure 57.
Figure 58.
Figure 59.
Figure 60.
Figure 61.
Figure 62.
Figure 63.
Figure 64.
Figure 65.
Figure 66.
Figure 67.
Figure 68.
Figure 69.
Figure 70.
Figure 71.
Figure 72.
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PDF描述 |
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