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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 11/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | 23542A |
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List of Figures
xi
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
Figure 73.
Figure 74.
Figure 75.
Figure 76.
Figure 77.
Figure 78.
Figure 79.
Figure 80.
Figure 81.
BOFF# Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Basic Locked Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185
Locked Operation with BOFF# Intervention. . . . . . . . . . . . . . 187
Interrupt Acknowledge Operation . . . . . . . . . . . . . . . . . . . . . . 189
Basic Special Bus Cycle (Halt Cycle) . . . . . . . . . . . . . . . . . . . .191
Shutdown Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Stop Grant and Stop Clock Modes, Part 1 . . . . . . . . . . . . . . . . 194
Stop Grant and Stop Clock Modes, Part 2 . . . . . . . . . . . . . . . . 195
INIT-Initiated Transition from Protected Mode to Real
Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .197
L1 and L2 Cache Organization for the AMD-K6-2E+
Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
L1 Cache Sector Organization. . . . . . . . . . . . . . . . . . . . . . . . . . 207
Write Handling Control Register (WHCR) . . . . . . . . . . . . . . .217
Write Allocate Logic Mechanisms and Conditions. . . . . . . . .218
Page Flush/Invalidate Register (PFIR) . . . . . . . . . . . . . . . . . . 224
UC/WC Cacheability Control Register (UWCCR) . . . . . . . . . 232
External Logic for Supporting Floating-Point Exceptions. . . 239
SMM Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
TAP State Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
L2 Cache Organization for AMD-K6-2E+ Processor . . . . . . 265
L2 Cache Sector and Line Organization . . . . . . . . . . . . . . . . . 265
L2 Tag or Data Location for the AMD-K6-2E+
Processor—EDX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
L2 Data - EAX. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
L2 Tag Information for the AMD-K6-2E+
Processor—EAX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
LRU Byte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
Debug Register DR7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
Debug Register DR6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
Debug Registers DR5 and DR4. . . . . . . . . . . . . . . . . . . . . . . . . 270
Figure 100. Debug Registers DR3, DR2, DR1, and DR0. . . . . . . . . . . . . . . 271
Figure 101. Clock Control State Transitions for Standard-Power
Versions of the AMD-K6-2E+ Processor. . . . . . . . . . . . . . . . 276
Figure 102. Clock Control State Transitions for Low-Power
Versions of the AMD-K6-2E+ Processor. . . . . . . . . . . . . . . . 277
Figure 103. Suggested Component Placement for CPGA Package . . . . . . 292
Figure 104. CLK Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
Figure 105. Key to Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Figure 82.
Figure 83.
Figure 84.
Figure 85.
Figure 86.
Figure 87.
Figure 88.
Figure 89.
Figure 90.
Figure 91.
Figure 92.
Figure 93.
Figure 94.
Figure 95.
Figure 96.
Figure 97.
Figure 98.
Figure 99.
相關(guān)PDF資料 |
PDF描述 |
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