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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 127/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | 23542A |
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Chapter 5
Signal Descriptions
105
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
5.15
CACHE# (Cacheable Access)
Pin Attribute
Output
Summary
For reads, CACHE# is asserted to indicate the cacheability of
the current bus cycle. In addition, if the processor samples
KEN# asserted, which indicates the driven address is
cacheable, the cycle is a 32-byte burst read cycle. For write
cycles, CACHE# is asserted to indicate the current bus cycle is a
modified cache-line writeback. KEN# is ignored during
writebacks. If CACHE# is not asserted, or if KEN# is sampled
negated during a read cycle, the cycle is not cacheable and
defaults to a single-transfer cycle.
Driven and Floated
CACHE# is driven off the same clock edge as ADS# and remains
in the same state until the clock edge on which NA# or the last
expected BRDY# of the cycle is sampled asserted.
CACHE# is floated off the clock edge that BOFF# is sampled
asserted and off the clock edge that the processor asserts HLDA
in recognition of HOLD.
5.16
CLK (Clock)
Pin Attribute
Input
Summary
The CLK signal is the bus clock for the processor and is the
reference for all signal timings under normal operation (except
for TDI, TDO, TMS, and TRST#). BF[2:0] determine the internal
frequency multiplier applied to CLK to obtain the processor’s
core operating frequency. See “BF[2:0] (Bus Frequency)” on
page 101 for a list of the processor-to-bus clock ratios.
Sampled
The CLK signal must be stable a minimum of 1.0 ms prior to the
negation of RESET to ensure the proper operation of the
processor. See “CLK Switching Characteristics” on page 296 for
details regarding the CLK specifications.
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