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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 35/368頁 |
| 文件大小： | 5669K |
| 代理商： | 23542A |
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Chapter 2
Internal Architecture
13
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
Figure 1. AMD-K6-2E+ Processor Block Diagram
Decoders
Decoding of the x86 instructions begins when the on-chip L1
instruction cache is filled. Predecode logic determines the
length of an x86 instruction on a byte-by-byte basis. This
predecode information is stored, along with the x86
instructions, in the L1 instruction cache, to be used later by the
decoders. The decoders translate on-the-fly, with no additional
latency, up to two x86 instructions per clock into RISC86
operations.
Note:
In this chapter, “clock” refers to a processor clock.
The AMD-K6-2E+ processor categorizes x86 instructions into
three types of decodes—short, long, and vector. The decoders
process either two short, one long, or one vector decode at a
time.
The three types of decodes have the following characteristics:
I
Short decodes—x86 instructions less than or equal to seven
bytes in length
6WRUH
8QLW
6WRUH
4XHXH
,QVWUXFWLRQ
&RQWURO8QLW
6FKHGXOHU
%XIIHU
5,6&
6L[5,6&
2SHUDWLRQ,VVXH
)RXU 5,6&
'HFRGH
2XWRI2UGHU
([HFXWLRQ(QJLQH
/HYHO2QH'XDO3RUW'DWD&DFKH
.%\WH
(QWU\'7/%
.%\WH/HYHO2QH,QVWUXFWLRQ&DFKH
.%\WH3UHGHFRGH&DFKH
'XDO,QVWUXFWLRQ'HFRGHUV
[WR5,6&
%\WH)HWFK
/RDG
8QLW
)ORDWLQJ3RLQW
8QLW
%UDQFK
5HVROXWLRQ8QLW
3UHGHFRGH
/RJLF
/HYHO2QH&DFKH
&RQWUROOHU
0+]
6XSHU
%XV
,QWHUIDFH
/HYHO7ZR
&DFKH
.%\WH
5HJLVWHU8Q LW;
,QWHJHU
0XOWLPHGLD '1RZ
70
5HJLVWHU8Q LW<
,QWHJHU
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%UDQFK/RJLF
(QWU\%+7
(QWU\%7&
(QWU\5$6
(QWU\,7/%
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