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參數(shù)資料
| 型號： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 162/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | 23542A |
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140
Signal Descriptions
Chapter 5
AMD-K6-2E+ Embedded Processor Data Sheet
23542A/0—September 2000
Preliminary Information
5.56
Table 19. Input Pin Types
Pin Tables by Type
Name
A20M#
1
Type
Name
IGNNE#
1
INIT
2
INTR
1
INV
KEN#
NA#
NMI
2
RESET
4,5
SMI#
2
STPCLK#
1
WB/WT#
Type
Notes:
1.
These level-sensitive signals can be asserted synchronously or asynchronously. To be sampled on a specific clock edge, setup and hold
times must be met. If asserted asynchronously, they must be asserted for a minimum pulse width of two clocks.
2. These edge-sensitive signals can be asserted synchronously or asynchronously. To be sampled on a specific clock edge, setup and hold
times must be met. If asserted asynchronously, they must have been negated at least two clocks prior to assertion and must remain
asserted at least two clocks.
3. BF[2:0] are sampled during the falling transition of RESET. They must meet a minimum setup time of 1.0 ms and a minimum hold time
of two clocks relative to the negation of RESET.
4. During the initial power-on reset of the processor, RESET must remain asserted for a minimum of 1.0 ms after CLK and V
CC
reach spec-
ification before it is negated.
5. During a warm reset, while CLK and V
CC
are within their specification, RESET must remain asserted for a minimum of 15 clocks prior to
its negation.
6. When register bit EFER[3] is set to 1, EWBE# is ignored by the processor.
7.
FLUSH# is also sampled during the falling transition of RESET and can be asserted synchronously or asynchronously. To be sampled on
a specific clock edge, setup and hold times must be met relative to the clock edge before the clock edge on which RESET is sampled
negated. If asserted asynchronously, FLUSH# must meet a minimum setup and hold time of two clocks relative to the negation of
RESET.
Asynchronous
Asynchronous
AHOLD
Synchronous
Asynchronous
BF[2:0]
3
BOFF#
BRDY#
BRDYC#
Synchronous
Asynchronous
Synchronous
Synchronous
Synchronous
Synchronous
Synchronous
Synchronous
CLK
Clock
Asynchronous
EADS#
Synchronous
Asynchronous
EWBE#
6
FLUSH#
2,7
HOLD
Synchronous
Asynchronous
Asynchronous
Asynchronous
Synchronous
Synchronous
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