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參數(shù)資料
| 型號(hào)： | 23542A |
| 英文描述： | AMD-K6-IIIE+ Processor Data Sheet AMD-K6-2E+ Processor Data Sheet |
| 中文描述： | 的AMD - K6 - IIIE部處理器的數(shù)據(jù)資料的AMD - K6 - 2E處理器數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 273/368頁(yè) |
| 文件大小： | 5669K |
| 代理商： | 23542A |
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Chapter 13
Test and Debug
251
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
13
Test and Debug
The AMD-K6-2E+ processor implements various test and debug
modes to enable the functional and manufacturing testing of
systems and boards that use the processor. In addition, the
debug features of the processor allow designers to debug the
instruction execution of software components. This chapter
describes the following test and debug features:
I
Built-In Self-Test (BIST)
—The BIST, which is invoked after
the falling transition of RESET, runs internal tests that
exercise most on-chip RAM structures.
Three-State Test Mode—
A test mode that causes the
processor to float its output and bidirectional pins.
Boundary-Scan Test Access Port (TAP)
—The Joint Test
Action Group (JTAG) test access function defined by the
IEEE Standard Test Access Port and Boundary-Scan
Architecture (IEEE 1149.1-1990)
specification.
Cache Inhibit
—A feature that disables the processor’s
internal L1 and L2 caches.
Level-2 Cache Array Access Register (L2AAR)
—The
AMD-K6-2E+ processor provides the L2AAR that allows for
direct access to the L2 cache and L2 tag arrays.
Debug Support
—Consists of all x86-compatible software
debug features, including the debug extensions.
I
I
I
I
I
13.1
Built-In Self-Test (BIST)
Following the falling transition of RESET, the processor
unconditionally runs its built-in self test (BIST). The internal
resources tested during BIST include the following:
I
L1 instruction and data caches
L2 cache
Instruction and Data Translation Lookaside Buffers (TLBs)
I
I
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