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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 82/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標準包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
157
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
The Jitter Attenuator PLL receives the input jittery clock signal via the In_CLK input pin.
It outputs the
smoothed (e.g., clock signal with reduced jitter) clock signal via the Out_CLK output pin.
The Jitter Attenuator PLL accomplishes this Jitter Attenuation task because it is a very narrow-band PLL. The
corner (e.g., -3dB) frequency of the Loop-Filter (within the Jitter Attenuator PLL) is about 23Hz. A simple
illustration of the Jitter Gain (or Attenuation) Transfer Characteristics of the Jitter Attenuator PLL (within the
XRT79L71) is illustrated below in Figure 71.
All of this means that if the Jitter Attenuator PLL receives a clock signal, that contains jitter with a frequency of
about 23Hz, the Jitter Attenuator PLL will reduce the amplitude of this 23Hz jitter component by about 3dB or
50%. The Pass-Band of the Loop-filter (within the Jitter Attenuator PLL) is any frequency below 23Hz. This
means that the Jitter Attenuator PLL (within the XRT79L71) will not provide much attenuation on any jitter
(within the input In_CLK clock signal) that is of frequencies less than 23Hz. As a consequence, much of the
low-frequency jitter that appears at the In_CLK input, will also appear at the Out_CLK output pins. The Jitter
Attenuator PLL will provide more than 3dB of jitter attenuation for jitter with frequencies greater than 23Hz.
The Jitter Transfer Characteristics (of the Jitter Attenuator PLL, within the XRT79L71) is such that for
frequencies greater than 23Hz, it imposes a -20dB/decade roll-off in the Gain versus Frequency curve (as
presented in Figure 71). Therefore, if the Jitter Attenuator PLL block receives a signal (via the In_CLK_n input
pin) that contains jitter which is of a frequency of 230Hz, then the Jitter Attenuation PLL will reduce the
amplitude of this jitter by 23dB or by 95%.
In general, the higher the frequency of the jitter (within the
In_CLK_n input signal), the greater the jitter amplitude will be attenuated.
DISABLING THE JITTER ATTENUATOR PLL
The XRT79L71 permits the user to disable the Jitter Attenuator PLL. If the Jitter Attenuator PLL is disabled,
then the Jitter Attenuator block will perform no jitter attenuation on the In_CLK input signal. More specifically,
the Jitter Attenuator FIFO Block will also be by-passed, and the signal path (through the Jitter Attenuator block)
will proceed to emulate the behavior of three wires. In this mode, the In_CLK input signal (within the Jitter
Attenuator block) will essentially be shorted to the Out_CLK output signal. Further, the In_POS input signal will
FIGURE 71. A SIMPLE ILLUSTRATION OF THE JITTER TRANSFER CHARACTERISTICS OF EACH JITTER ATTENUATOR
PLL (WITHIN THE XRT79L71)
Corner Frequency = 23Hz
10
23
230
0dB
-23dB
Jitter Frequency, Hz
Jit
te
rGain,
dB
-20dB/decade roll-off
Pass Band
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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