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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 523/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
42
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
If the Microprocessor Interface (of the XRT79L71) has been configured to operate in the PowerPC 403 Mode,
then the Microprocessor should do all of the following, anytime it wishes to write a byte of data into a register or
some location within the Transmit LAPD Message buffer, the Transmit Cell Insertion Memory or the Receive
Cell Insertion Memory (within the XRT79L71).
1.
Designate that this particular bus cycle is a WRITE operation by toggling the "WR/R/W" (R/W) input pin
"low".
NOTE: As the Microprocessor/Address Decoding logic asserts the
WR/R/W signal, the user should make sure that the
Microprocessor/Address Decoding circuitry respects the "R/W to Rising edge of
PCLK Set-up time" requirements.
2.
Place the address of the "target" register or buffer location (within the XRT79L71) on the Address Bus
input pins, A[14:0].
NOTE:
As the Microprocessor places this address value, on the Address Bus, the user should make sure that the
Microprocessor respects the "Address to Rising edge of
PCLK Set-up time" requirements.
3.
While the C/P is placing the address value on the Address Bus, the Address Decoding circuitry (within
the user's system) should assert the CS (Chip Select) input pin of the XRT79L71, by toggling it "low".
This action enables further communication between the C/P and the XRT79L71 Microprocessor
Interface. (NOTE: As the Microprocessor/Address Decoding logic asserts the CS signal, the user should
make sure that the Microprocessor/Address Decoding circuitry respects the "CS to Rising edge of PCLK
Set-up time" requirements.)
4.
The C/P should then place the byte or word that it intends to write into the "target" register, on the bi-
directional data bus, D[7:0].
5.
Next, the C/P should initiate the bus cycle by toggling the RD/DS/WE (Write Enable) input pin "low".
When the XRT79L71 samples the CS, WR/R/W, and the WE input pins being low (upon a given rising
edge of PCLK), then it will enable the "input drivers" of the bi-directional data bus, D[7:0].
6.
Immediately after the C/P toggles the "RD/DS/WE (Write Enable) signal "low", the XRT79L71 will
continue to drive the "RDY/DTACK/RDY output pin "low". The XRT79L71 does this in order to inform the
C/P that the data (to be written into the "target" address location, within the XRT79L71) is "NOT
READY" to be latched into the C/P. In this case, the C/P should continue to hold the "Write Enable"
input pin "low" until it samples the ""RDY/DTACK/RDY" output pin being at a logic "high".
7.
After waiting the appropriate time (e.g., number of PCLK periods), for the data (on the bi-directional data
bus) to settle and can be safely accepted by the C/P. At this time, the XRT79L71 will indicate that this
data can be latched into the "target" address location by toggling the "RDY/DTACK/RDY" output pin "high".
(NOTE: The Microprocessor Interface will update the state of the "RDY" output pin upon the rising edge
of PCLK).
相關(guān)PDF資料 |
PDF描述 |
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