參數(shù)資料
型號： XRT79L71IB-F
廠商： Exar Corporation
文件頁數(shù)： 173/609頁
文件大?。?/td> 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤
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XRT79L71
PRELIMINARY
239
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
Additionally, the Receive FEAC Controller block will also denote the removal event by setting the FEAC Valid
bit-field (Bit 4), within the Receive DS3 FEAC Interrupt Enable/Status Register to "0", as depicted above.
The description of Bits 0 through 3 within this register, all support Interrupt Processing, and will therefore be
presented in Section 4.3.4.2. Figure 102 presents a flow diagram depicting how the Receive FEAC Controller
Block functions.
4.3.4.2
Receive FEAC Controller Block Interrupts
4.3.5
RECEIVE OVERHEAD DATA OUTPUT INTERFACE BLOCK
The Receive Overhead Data Output Interface block is the fifth functional block within the Receive Direction of
the XRT79L71 that we will discuss for Clear-Channel Framer Applications. Figure 103 presents an illustration
of the Receive Direction circuitry whenever the XRT79L71 has been configured to operate in the DS3 Clear-
Channel Framer Mode, with the Receive Overhead Data Output Interface block highlighted.
Receive DS3 FEAC Interrupt Enable/Status Register (Address = 0x1117)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
FEAC Valid
RxFEAC
Remove
Interrupt
Enable
RxFEAC
Remove
Interrupt
Status
RxFEAC
Valid Inter-
rupt Enable
RxFEAC
Valid Inter-
rupt
Status
R/O
R/W
RUR
R/W
RUR
0
1
0
FIGURE 102. FLOW DIAGRAM DEPICTING HOW THE RECEIVE FEAC CONTROLLER BLOCK FUNCTIONS
START
ENABLE THE “FEAC REMOVAL AND
“VALIDATION” INTERRUPTS.
This is accomplished by writing “xxxx 1010” into the
“RxDS3 FEAC Interrupt/Status Register (Address = 0x13)
ENABLE THE “FEAC REMOVAL AND
“VALIDATION” INTERRUPTS.
This is accomplished by writing “xxxx 1010” into the
“RxDS3 FEAC Interrupt/Status Register (Address = 0x13)
RECEIVE FEAC PROCESSOR BEGINS READING IN
THE FEAC BIT-FIELDS (OF INCOMING DS3 FRAMES)
The Receive FEAC Processor checks for the “FEAC Framing
Alignment” pattern of “01111110”.
RECEIVE FEAC PROCESSOR BEGINS READING IN
THE FEAC BIT-FIELDS (OF INCOMING DS3 FRAMES)
The Receive FEAC Processor checks for the “FEAC Framing
Alignment” pattern of “01111110”.
Is the
“FEAC Framing
Alignment”pattern
present in the FEAC
Channel
?
Is the
“FEAC Framing
Alignment”pattern
present in the FEAC
Channel
?
READ IN THE “6-BIT FEAC CODE WORD”
The 6-bit FEAC Code Word immediately follows the “FEAC
Framing Alignment” Pattern.
READ IN THE “6-BIT FEAC CODE WORD”
The 6-bit FEAC Code Word immediately follows the “FEAC
Framing Alignment” Pattern.
Has this
same FEAC
Code Word been
Received in 8 out of the last
10 FEAC Message
Receptions?
Has this
same FEAC
Code Word been
Received in 8 out of the last
10 FEAC Message
Receptions?
Has a FEAC
Code Word (other than
the last “Validated Code Word)
been Received in 3 out of the last
10 FEAC Message
Receptions?
Has a FEAC
Code Word (other than
the last “Validated Code Word)
been Received in 3 out of the last
10 FEAC Message
Receptions?
GENERATE “FEAC
VALIDATION” INTERRUPT
GENERATE “FEAC
VALIDATION” INTERRUPT
INVOKE “FEAC VALIDATION”
INTERRUPTSERVICE ROUTINE.
INVOKE “FEAC VALIDATION”
INTERRUPTSERVICE ROUTINE.
GENERATE “FEAC
REMOVAL” INTERRUPT
GENERATE “FEAC
REMOVAL” INTERRUPT
INVOKE “FEAC REMOVAL”
INTERRUPTSERVICE ROUTINE.
INVOKE “FEAC REMOVAL”
INTERRUPTSERVICE ROUTINE.
1
NO
YES
NO
YES
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PDF描述
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