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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 4/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
86
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
advised to design or configure the System-Side Terminal Equipment circuitry such that it will update the data
via the DS3_Data_Out[3:0] output pins upon the rising edge of the TxNibClk clock signal at its
DS3_Nib_Clock_In input pin, as depicted below in Figure 39.
The XRT79L71 will latch the contents of the TxNib[3:0] input pins, upon the third rising edge of the TxInClk
signal following a given rising edge in the TxNibClk signal. In this particular mode, the System-Side Terminal
Equipment also has the responsibility of providing a Framing Reference signal to the XRT79L71 by pulsing its
TxFrameRef input pin "High" for one nibble-period, coincident with the first nibble of a new outbound DS3
frame being applied to the TxNib[3:0] input pins. Once the XRT79L71 detects the rising edge of the input at its
TxFrameRef input pin, it will begin to generate and transmit a new DS3 frame.
NOTES:
1.
In this particular mode, the System-Side Terminal Equipment is controlling the start of Frame Generation and is
referred to as the Frame Master. Since the XRT79L71 does not control or dictate the instant that it will generate a
new DS3 frame, but is driven by the System-Side Terminal Equipment, it is referred to as the Frame Slave.
2.
If the XRT79L71 is configured to operate in Mode 5 then it is imperative that the Tx_Start_of_Frame or
TxFrameRef signal is synchronized to the TxInClk input clock signal. Failure to do this will result in the
transmission of erred DS3 data to the remote terminal equipment.
The Transmit Payload Data Input Interface block's handling of DS3 Overhead bits when configured to
operate in the Nibble-Parallel Mode
If one reviews the DS3 framing formats for both M13 and C-bit Parity in Figure 14 and Figure 15, one will
quickly note that the DS3 framing format is a bit-oriented framing format. More specifically, each of the DS3
framing formats consists of multiple strings of 84 consecutive bits of payload data that are separated from each
other by a DS3 overhead bit. As a consequence, there will never be a case in which the Transmit Payload
Data Input Interface, within the XRT79L71, will be processing a DS3 overhead nibble. In other words, the
TxOH_Ind output pin has no meaning and will NOT be active whenever the XRT79L71 is configured to operate
in both the DS3 and Nibble-Parallel Modes.
Whenever the user configures the Transmit Payload Data Input Interface block to operate in the Nibble-Parallel
Mode, then it will only handle or process DS3 payload bits. This statement brings us to the next topic.
The Frequency of TxNibClk for DS3, Nibble-Parallel Mode Operation
As mentioned above, whenever the Transmit Payload Data Input Interface has been configured to operate in
the Nibble-Parallel Mode, it will NOT process the DS3 overhead bits. Only DS3 payload data is processed
through the Transmit Payload Data Input Interface (e.g., via the TxNib[3:0] input pins). As a consequence, the
frequency of the TxNibClk signal will NOT simply be 44.736MHz/4 or 11.184MHz.
If we were to look at this issue another way, we would recall that each DS3 frame consists of 4760 bits. Of
these bits, 56 are overhead bits and the remaining 4704 bits are payload bits. This means that there are 4704
bits/4 = 1176 nibbles of payload bits within each DS3 frame.
The frame repetition rate (for DS3) is 9.398kHz. Therefore, if one performs the following multiplication:
(9398 Frames/sec X 1176 Nibble/Frame) = 11.052MHz (for the Average Frequency of the TxNibClk output
signal).
How 1176 Clock Edges within the TxNibClk output signal are distributed throughout a DS3 frame
In general, for 1120 TxNibClk periods, the instantaneous frequency of the TxNibClk output clock signal will be
11.184MHz (e.g., each of these clock periods will correspond to exactly 4 TxInClk clock periods). However, for
the remaining 56 of these TxNibClk periods, the periods of these clock signals will be lengthened to five (5) of
these TxInClk clock periods.
For this reason, if the TxNibClk signal was monitored via a scope what appears to be a considerable amount of
jitter would be observed within this particular clock signal.
Figure 39 presents an illustration of the behavior of the System-Side Terminal Equipment/Transmit Payload
Data Input Interface signals for Mode 5 Operation.
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