參數(shù)資料
型號(hào)： XRT79L71IB-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 278/609頁(yè)
文件大小： 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類(lèi)型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤(pán)
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PRELIMINARY
XRT79L71
334
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
Each of these requirements, and how the XRT79L71 performs against these requirements is described in
detail below.
5.2.5.2.1
The Basic Architecture of the Jitter Attenuator Block
According to Figure 154, the Jitter Attenuator consists of the following functional blocks.
The Timing Control/Phase-Locked Loop Block
The Jitter Attenuator FIFO
How the Jitter Attenuator Works
The Jitter Attenuator Block (within the XRT79L71) will accept "jittery" clock (In_Clk) and data signals (In_POS
and In_NEG) from either the HDB3/B3ZS Encoder Block (if the Jitter Attenuator has been configured to
operate in the Transmit Direction) or from the "Clock and Data Recovery" Block (if the Jitter Attenuator has
been configured to operate in the Receive Direction). The Jitter Attenuator block will latch the data, residing on
internal signals "In_POS" and "In_NEG" into the "Jitter Attenuator FIFO" upon the appropriate edge of the
In_Clk signal.
In parallel, the In_Clk signal will also be routed to the "Timing Control/PLL" Block. This block consists of a
Narrow-band PLL which has the responsibility of attenuating much of the jitter within the "In_Clk" signal. The
"smoothed" version of this clock signal will be output from the Jitter Attenuator block (and is designated as
"Out_Clk" in Figure 154). Further, the "Jittery Data" (which was latched into the Jitter Attenuator FIFO via the
"In_Clk" signal) will now be clocked out of the Jitter Attenuator block via the "Out_Clk" signal.
NOTES:
1.
If the Jitter Attenuator block has been configured to operate in the "Transmit Direction" and if the XRT79L71 has
been configured to operate in the "Local-Timing" Mode, then the "In_CLK" signal (as depicted in
above) will be a buffered version of clock signal being applied to the "TxInClk" input pin.
2.
If the Jitter Attenuator block has been configured to operate in the Transmit Direction" and if the XRT79L71 has
been configured to operate in the "Loop-Timing" Mode, then the "In_CLK" signal (as depicted in F
above) will be a buffered version of the "Recovered" clock signal (from the Receive DS3/E3 LIU Block).
FIGURE 154. AN ILLUSTRATION OF THE FUNCTIONAL BLOCK DIAGRAM OF THE JITTER ATTENUATOR BLOCK
Timing Control
Block/
Phase Locked
Loop
Timing Control
Block/
Phase Locked
Loop
In_POS
In_NEG
In_CLK
Write_Clock
Read_Clock
Out_POS
Out_NEG
Out_CLK
Microprocessor
Interface
16/32 Bit FIFO
Jittery Clock
Smoothed Clock
FL
DS3Clk/E3Clk
Or SFM-Derived
Line Code
JA_RESET
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