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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 414/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標準包裝： | 126 |
| 控制器類型： | DS3/E3 調幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應商設備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
456
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
PAYLOAD DATA INPUT INTERFACE BLOCK” ON PAGE 450.), then we have recommended that the user
design or configure their "System-Side" Terminal Equipment to do the following, when supplying payload data
to the "TxNib[3:0]" input pins.
Check the state of the "TxOH_Ind" output pin (from the XRT79L71) upon the falling edge of the "TxNibClk"
signal.
Perform either of the following actions, depending upon the sampled state of the "TxOH_Ind" output pin, as
described below.
If TxOH_Ind is sampled "LOW"
Then the "System-Side Terminal Equipment" should proceed to place the very next "payload" nibble on the
"TxNib[3:0]" input pins upon the very next rising edge of either the "TxNibClk" signal.
If TxOH_Ind is sampled "HIGH"
Then the "System-Side Terminal Equipment should NOT proceed to place the very next "payload" nibble on
the "TxNib[3:0]" input pins, upon the very next rising edge of either the "TxNibClk" signal. In this case, the
"System-Side Terminal Equipment" should "hold" (or NOT advance the very next payload nibble) to the
"TxNib[3:0]" input pin (of the XRT79L71) until it samples the "TxOH_Ind" output "LOW" once again.
In this particular approach, the user must design in the appropriate State Machine circuitry within the "System-
Side" Terminal Equipment in order to properly respond to the state of the "TxOH_Ind" output pin, while
providing the payload data to the Transmit Payload Data Input Interface.
While designing such a "State
Machine" into a CPLD or ASIC design is not very difficult, the user can take advantage of an easier approach
by configuring the Transmit Payload Data Input Interface block to operate in the "Gapped-Clock" Mode.
If the Transmit Payload Data Input Interface block has been configured to operate in the "Gapped-
Clock" Mode
If the Transmit Payload Data Input Interface block is configured to operate in the "Gapped-Clock" Mode, then
the role of the "TxOH_Ind" output pin will change from being the "Overhead Indicator" output pin, to now being
a "demand-clock" output pin. In other words, If the Transmit Payload Data Input Interface block is configured to
operate in the "Gapped-Clock" Mode, then it (the Transmit Payload Data Input Interface block) will generate a
clock pulse (via the "TxOH_Ind" output pin) if and only if it is ready to accept and process a payload nibble. If
the Transmit Payload Data Input Interface block is about to process an overhead nibble, then it will not
generate a clock pulse via the "TxOH_Ind" output pin. This action will result in the Transmit Payload Data Input
Interface block generating a "gapped" clock signal via the "TxOH_Ind" output pin (hence the term "Gapped-
Clock" Mode).
If the Transmit Payload Data Input Interface block is configured to operate in the "Gapped-Clock" Mode, then
the "System-Side" Terminal Equipment will be expected to update the data on the "TxNib[3:0]" input pin (of the
XRT79L71) upon the rising edge of the "TxOH_Ind" output signal. The XRT79L71 will sample and latch the
"TxNib[3:0]" data, upon the falling edge of the "TxOH_Ind" output signal. In this case, there is no need to
"check the state" of a certain output pin, and then "gate" the placement of the next payload nibble (on the
TxNib[3:0] input pins) with the sampled state of this particular signal. The System-Side Terminal Equipment
only needs to respond to the rising edge of this particular "Gapped-Clock" signal.
If the XRT79L71 has been configured to operate in the "Loop-Timing" Mode (e.g., Mode 4), then this "Gapped-
Clock" signal (from the TxOH_Ind output pin) will be derived from the "LIU Recovered Clock signal (from the
Receive E3 LIU Block). Similarly, if the XRT79L71 has been configured to operate in the "Local-Timing" Mode,
then this "Gapped-Clock" signal will be derived form the "TxInClk" input signal.
Configuring the Transmit Payload Data Input Interface block to operate in the Gapped-Clock Mode
If the Transmit Payload Data Input Interface block is to be configured to operate in the "Gapped-Clock" Mode,
then do all of the following.
相關PDF資料 |
PDF描述 |
|---|---|
| XRT81L27IV-F | IC LIU EI 7CH 3.3V 128TQFP |
| XRT82D20IW-F | IC LIU E1 SGL 28SOJ |
| XRT82L24AIV-F | IC LIU E1 QAUD 100TQFP |
| XRT83D10IW | IC LIU T1/E1 SGL 28SOJ |
| XRT83L30IV-F | IC LIU LH/SH T1/E1 SGL 64TQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT79L72IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73 | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L74 | 制造商:EXAR 制造商全稱:EXAR 功能描述:4 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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