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參數(shù)資料
| 型號： | XC3S1000 |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | 的Spartan - 3 FPGA系列：完整的數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 80/198頁 |
| 文件大小： | 1605K |
| 代理商： | XC3S1000 |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
39
www.xilinx.com
33
R
Phase Shifter (PS)
Phase Shifter operation is only supported in the Low fre-
quency mode. For Rev. 0 devices, the Variable Phase mode
only permits positive shifts. For any desired negative phase
shift (–S), an equivalent positive phase shift (360° – S) is
possible.
Table 32:
Recommended Operating Conditions for the PS in Variable Phase Mode
Symbol
Description
Device
Revision
Frequency Mode/
F
CLKIN
Range
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Operating Frequency Ranges
PSCLK_FREQ
(F
PSCLK
)
Input Pulse Requirements
Frequency for the
PSCLK input
All
Low
1
165
1
165
MHz
PSCLK_PULSE
PSCLK pulse width
as a percentage of
the PSCLK period
0
Low
F
CLKIN
< 100 MHz
40%
60%
40%
60%
-
F
CLKIN
> 100 MHz
45%
55%
45%
55%
-
Notes:
1.
The PS specifications in this table apply when the PS attribute CLKOUT_PHASE_SHIFT= VARIABLE.
Table 33:
Switching Characteristics for the PS in Variable Phase Mode
Symbol
Description
Frequency Mode/
F
CLKIN
Range
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Phase Shifting Range
FINE_SHIFT_RANGE
Range for variable phase shifting
Low
-
10.0
-
10.0
ns
Lock Time
LOCK_DLL_PS
When using the PS in conjunction
with the DLL: The time from
deassertion at the DCM’s Reset
input to the rising transition at its
LOCKED output. When the DCM
is locked, the CLKIN and CLKFB
signals are in phase.
24 MHz < F
CLKIN
< 30 MHz
-
3.28
-
3.28
ms
30 MHz < F
CLKIN
< 40 MHz
-
2.56
-
2.56
ms
40 MHz < F
CLKIN
< 50 MHz
-
1.60
-
1.60
ms
50 MHz < F
CLKIN
< 60 MHz
-
1.00
-
1.00
ms
60 MHz < F
CLKIN
< 165 MHz
-
0.88
-
0.88
ms
LOCK_DLL_PS_FX
When using the PS in conjunction
with the DLL and DFS: The time
from deassertion at the DCM’s
Reset input to the rising transition
at its LOCKED output. When the
DCM is locked, the CLKIN and
CLKFB signals are in phase.
Low
-
10.40
-
10.40
ms
Notes:
1.
2.
The numbers in this table are based on the operating conditions set forth in
Table 5
and
Table 32
.
The PS specifications in this table apply when the PS attribute CLKOUT_PHASE_SHIFT= VARIABLE.
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