參數(shù)資料
型號： XC3S1000
廠商： Xilinx, Inc.
英文描述： Spartan-3 FPGA Family: Complete Data Sheet
中文描述： 的Spartan - 3 FPGA系列：完整的數(shù)據(jù)手冊
文件頁數(shù)： 79/198頁
文件大小： 1605K
代理商： XC3S1000
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Spartan-3 FPGA Family: DC and Switching Characteristics
32
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Table 30:
Recommended Operating Conditions for the DFS
Symbol
Description
Frequency
Mode
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Input Frequency Ranges
(2)
F
CLKIN
CLKIN_FREQ_FX_LF
CLKIN_FREQ_FX_HF
Input Clock Jitter
CLKIN_CYC_JITT_FX_LF
CLKIN_CYC_JITT_FX_HF
CLKIN_PER_JITT_FX_LF
CLKIN_PER_JITT_FX_HF
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) are in use.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in
Table 28
.
Frequency for the CLKIN input
Low
High
1
210
280
1
210
280
MHz
MHz
48
48
Cycle-to-cycle jitter at the
CLKIN input
Low
High
All
-261
-131
-0.87
+261
+131
+0.87
-300
-150
-1
+300
+150
+1
ps
ps
ns
Period jitter at the CLKIN input
Table 31:
Switching Characteristics for the DFS
Symbol
Description
Frequency
Mode
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX_LF
CLKOUT_FREQ_FX_HF
Output Clock Jitter
CLKOUT_PER_JITT_FX
Frequency for the CLKFX and CLKFX180
outputs
Low
High
All
24
210
210
280
24
210
210
280
MHz
MHz
Period jitter at the CLKFX and CLKFX180
outputs
All
All
Note 3
Note 3
Note 3
Note 3
ps
Duty Cycle
(4)
CLKOUT_DUTY_CYCLE_FX
Duty cycle precision for the CLKFX and
CLKFX180 outputs
All
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
-100
-100
-250
-400
-400
+100
+100
+250
+400
+400
-100
-100
-250
-400
-400
+100
+100
+250
+400
+400
ps
ps
ps
ps
ps
ps
ps
ps
Phase Alignment
CLKOUT_PHASE
Phase offset between the DFS output and
the CLK0 output
All
All
-300
+300
-300
+300
ps
Lock Time
LOCK_DLL_FX
When using the DFS in conjunction with the
DLL: The time from deassertion at the DCM’s
Reset input to the rising transition at its
LOCKED output. When the DCM is locked,
the CLKIN and CLKFB signals are in phase.
When using the DFS without the DLL: The
time from deassertion at the DCM’s Reset
input to the rising transition at its LOCKED
output. By asserting the LOCKED signal, the
DFS indicates valid CLKFX and CLKFX180
signals.
All
All
-
10.0
-
10.0
ms
LOCK_FX
All
All
-
10.0
-
10.0
ms
Notes:
1.
2.
3.
4.
The numbers in this table are based on the operating conditions set forth in
Table 5
and
Table 30
.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) is in use.
Use the Virtex-II Jitter Calculator at
http://www.xilinx.com/applications/web_ds_v2/jitter_calc.htm
.
The CLKFX and CLKFX180 outputs always approximate 50% duty cycles.
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