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您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄374986 > XC3S1000 (Xilinx, Inc.) Spartan-3 FPGA Family: Complete Data Sheet PDF資料下載

參數(shù)資料

型號：	XC3S1000
廠商：	Xilinx, Inc.
英文描述：	Spartan-3 FPGA Family: Complete Data Sheet
中文描述：	的Spartan - 3 FPGA系列：完整的數(shù)據(jù)手冊
文件頁數(shù)：	150/198頁
文件大?。?/td>	1605K
代理商：	XC3S1000

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Spartan-3 FPGA Family: Pinout Descriptions

www.xilinx.com

DS099-4 (v1.6) January 17, 2005

Product Specification

FG676: 676-lead Fine-pitch Ball Grid

Array

The 676-lead fine-pitch ball grid array package, FG676,

supports four different Spartan-3 devices, including the

XC3S1000, the XC3S1500, the XC3S2000, and the

XC3S4000. All four have nearly identical footprints but are

slightly different due to unconnected pins on the XC3S1000

and XC3S1500. For example, because the XC3S1000 has

fewer I/O pins, this device has 98 unconnected pins on the

FG676 package, labeled as “N.C.” In

Table 33

and

Figure 15

, these unconnected pins are indicated with a

black diamond symbol (

). The XC3S1500, however, has

only two unconnected pins, also labeled “N.C.” in the pinout

table but indicated with a black square symbol (

All the package pins appear in

Table 33

and are sorted by

bank number, then by pin name. Pairs of pins that form a dif-

ferential I/O pair appear together in the table. The table also

shows the pin number for each pin and the pin type, as

defined earlier.

If there is a difference between the XC3S1000, the

XC3S1500, the XC3S2000, and the XC3S4000 pinouts,

then that difference is highlighted in

Table 33

. If the table

entry is shaded grey, then there is an unconnected pin on

either the XC3S1000 or XC3S1500 that maps to a user-I/O

pin on the XC3S2000 and XC3S4000. If the table entry is

shaded tan, then the unconnected pin on either the

XC3S1000 or XC3S1500 maps to a VREF-type pin on the

XC3S2000 and XC3S4000. If the other VREF pins in the

bank all connect to a voltage reference to support a special

I/O standard, then also connect the N.C. pin on the

XC3S1000 or XC3S1500 to the same VREF voltage. This

provides maximum flexibility as you could potentially

migrate a design from the XC3S1000 through to the

XC3S4000 FPGA without changing the printed circuit

board.

An electronic version of this package pinout table and foot-

print diagram is available for download from the Xilinx web-

site at

http://www.xilinx.com/bvdocs/publications/s3_pin.zip

Pinout Table

Table 33:

FG676 Package Pinout

Bank

XC3S1000

Pin Name

XC3S1500

Pin Name

XC3S2000

XC3S4000

Pin Name

FG676

Number

Type

I/O

N.C. (

)

I/O

C12

I/O

E13

I/O

H11

I/O

H12

I/O

IO/VREF_0

VREF

IO/VREF_0

VREF

IO/VREF_0

G10

VREF

IO_L01N_0/

VRP_0

IO_L01P_0/

VRN_0

IO_L05N_0

IO_L01N_0/

VRP_0

IO_L01P_0/

VRN_0

IO_L05N_0

IO_L01N_0/

VRP_0

IO_L01P_0/

VRN_0

IO_L05N_0

DCI

I/O

IO_L05P_0/

VREF_0

IO_L06N_0

IO_L05P_0/

VREF_0

IO_L06N_0

IO_L05P_0/

VREF_0

IO_L06N_0

VREF

I/O

IO_L06P_0

I/O

IO_L07N_0

I/O

IO_L07P_0

I/O

IO_L08N_0

I/O

IO_L08P_0

I/O

IO_L09N_0

I/O

IO_L09P_0

I/O

IO_L10N_0

I/O

IO_L10P_0

I/O

N.C. (

)

IO_L11N_0

I/O

N.C. (

)

IO_L11P_0

I/O

N.C. (

)

IO_L12N_0

I/O

N.C. (

)

IO_L12P_0

I/O

IO_L15N_0

I/O

IO_L15P_0

I/O

IO_L16N_0

I/O

IO_L16P_0

I/O

N.C. (

)

IO_L17N_0

I/O

N.C. (

)

IO_L17P_0

I/O

N.C. (

)

IO_L18N_0

I/O

N.C. (

)

IO_L18P_0

I/O

IO_L19N_0

F10

I/O

IO_L19P_0

E10

I/O

IO_L22N_0

D10

I/O

IO_L22P_0

C10

I/O

N.C. (

)

IO_L23N_0

B10

I/O

N.C. (

)

IO_L23P_0

A10

I/O

IO_L24N_0

G11

I/O

IO_L24P_0

F11

I/O

IO_L25N_0

E11

I/O

IO_L25P_0

D11

I/O

N.C. (

)

IO_L26N_0

B11

I/O

N.C. (

)

IO_L26P_0/

VREF_0

IO_L27N_0

IO_L26P_0/

VREF_0

IO_L27N_0

A11

VREF

IO_L27N_0

G12

I/O

IO_L27P_0

H13

I/O

Table 33:

FG676 Package Pinout

(Continued)

Bank

XC3S1000

Pin Name

XC3S1500

Pin Name

XC3S2000

XC3S4000

Pin Name

FG676

Number

Type

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