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參數(shù)資料
| 型號： | uPSD3233 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Device with 8032 Microcontroller Core(嵌入高速“8032微控制器核”的Flash型可編程系統(tǒng)器) |
| 中文描述： | 閃存可編程系統(tǒng)器件與8032微控制器內(nèi)核（嵌入高速“8032微控制器核”的閃存型可編程系統(tǒng)器） |
| 文件頁數(shù)： | 123/164頁 |
| 文件大小： | 1133K |
| 代理商： | UPSD3233 |
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123/164
μ
PSD3200 FAMILY
DRAFT(Thursday 20 June 2002, 13:15).
Figure 64. Port D Structure
Port D – Functionality and Structure
Port D has two I/O pins (only one pin, PD1, in the
52-pin package). See Figure 64 and Figure 65.
This portdoes not support Address Out mode,and
therefore no Control Register is required. Of the
eight bits in the Port D registers, only bits 2 and 1
are used to cofigure pins PD2 and PD1.
Port D can be configured to perform one or more
of the following functions:
I
MCU I/O Mode
I
CPLD Output – External Chip Select (ECS1-
ECS2)
I
CPLD Input – direct input to the CPLD, no Input
Macrocells (IMC)
I
Slew rate – pinscan be set up for fast slew rate
Port D pins can be configured in PSDsoft Express
as input pins for other dedicated functions:
I
CLKIN (PD1) as input to the macrocells flip-
flops and APD counter
I
PSD Chip Select Input (CSI, PD2). Driving this
signal High disables the Flash memory, SRAM
and CSIOP.
External Chip Select
The CPLD also provides two External Chip Select
(ECS1-ECS2) outputs on Port D pins that can be
used to select external devices. Each External
Chip Select (ECS1-ECS2) consists of one product
term that can be configured active High or Low.
The output enable of the pin iscontrolled by either
the output enable product term or the Direction
Register. (See Figure 65.)
M
DATA
OUT
REG.
D
Q
D
Q
WR
WR
ECS[2:1]
READ MUX
P
D
B
CPLD-INPUT
DIR REG.
DATA IN
ENABLE PRODUCT
TERM (.OE)
OUTPUT
SELECT
OUTPUT
MUX
PORT D PIN
DATA OUT
AI06606
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