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參數(shù)資料
| 型號： | NS32490D |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | NIC Network Interface Controller(NIC網(wǎng)絡(luò)接口控制器) |
| 中文描述： | NIC網(wǎng)絡(luò)接口控制器（NIC網(wǎng)絡(luò)接口控制器） |
| 文件頁數(shù)： | 44/56頁 |
| 文件大?。?/td> | 689K |
| 代理商： | NS32490D |
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15.0 Switching Characteristics
(Continued)
DMA Address Generation
TL/F/8582–81
Symbol
Parameter
Min
Max
Units
bcyc
Bus Clock Cycle Time
(Note 2)
50
1000
ns
bch
Bus Clock High Time
22.5
ns
bcl
Bus Clock Low Time
22.5
ns
bcash
Bus Clock to Address Strobe High
34
ns
bcasl
Bus Clock to Address Strobe Low
44
ns
aswo
Address Strobe Width Out
bch
ns
bcadv
Bus Clock to Address Valid
45
ns
bcadz
Bus Clock to Address TRI-STATE
(Note 3)
15
55
ns
ads
Address Setup to ADS0/1 Low
bch
b
15
ns
adh
Address Hold from ADS0/1 Low
bcl
b
5
ns
Note 1:
Cycles T1’, T2’, T3’, T4’ are only issued for the first transfer in a burst when 32-bit mode has been selected.
Note 2:
The rate of bus clock must be high enough to support transfers to/from the FIFO at a rate greater than the serial network transfers from/to the FIFO.
Note 3:
These limits include the RC delay inherent in our test method. These signals typically turn off within 15 ns, enabling other devices to drive these lines with
no contention.
44
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| NS32829 | 1 Megabit High Speed Dynamic RAM Controller/Drivers |
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| NS32FX16-20 | Imaging/Signal Processor |
| NS32FX16-25 | Imaging/Signal Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| NS32491A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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| NS32532-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| NS32532-25 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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