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參數(shù)資料
| 型號： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 75/122頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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Receiver
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
3-22
Freescale Semiconductor
3.8.2.1
Double Data Rate Operation—Backplane Applications
When configured for backplane applications (COMPAT = low), double data rate operation (DDR high) is
functionally identical to the previously mentioned receiver operating modes. The difference is only at the
chip parallel data interfaces. Data outputs are shared and defined uniquely depending for each phase of the
output clock (RECV_x_RCLK).
The double data rate interfaces for receiving uncoded or coded data are shown in Table 3-16 and
Table 3-17, respectively.
Table 3-16. DDR Backplane Uncoded Data (8-Bit Mode)
Clock Edge
RECV_x_K
RECV_x_COMMA
RECV_x_DV
RECV_x_[3:0]
Rising
RECV_x_K
RECV_x_COMMA
RECV_x_DV
Data bit [3:0]
Falling
RECV_x_K
RECV_x_COMMA
RECV_x_ERR (XOR)
RECV_x_DV
Data bit [7:4]
Table 3-17. DDR Backplane Coded Data (10-Bit Mode)
Clock Edge
RECV_x_K
RECV_x_COMMA
RECV_x_DV
RECV_x_[3:0]
Rising
RECV_x_K
RECV_x_COMMA
Data bit 4
Data bit [3:0]
Falling
RECV_x_K
RECV_x_COMMA
Data bit 9
Data bit [8:5]
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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