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參數(shù)資料
| 型號： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 113/122頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
7-8
Freescale Semiconductor
7.3.2.1.2
Receiver Interface, Non-DDR Clock Timing (Ethernet TBI Mode)
Figure 7-4 provides the receiver interface, non-DDR timing diagram when TBIE is asserted high and
COMPAT is asserted high.
Figure 7-4. Receiver, Non-DDR Timing Diagram
(TBIE = High and COMPAT = High)
Table 7-8 provides the receiver, non-DDR timing specifications when TBIE is asserted high and COMPAT
is asserted high.
Table 7-8. Receiver, Non-DDR Timing Specifications
(TBIE = High and COMPAT = High)
Symbol
Characteristic 1
1 10 pF output load.
Aligned Clock
Centered Clock
Unit
Note
Min
Max
Min
Max
T1
Output valid time before rising edge of
RECV_x_RCLK or RECV_x_RCLK_B
–0.500
0.500
3.500
—
ns
2
2 Full-speed, HSE = low.
–1.000
1.000
7.500
—
ns
3
3 Half-speed, HSE = high.
T2
Output valid time after rising edge of
RECV_x_RCLK or RECV_x_RCLK_B
7.000
—
3.500
—
ns
15.000
—
7.500
—
ns
T3
RECV_x_RCLK or RECV_x_RCLK_B cycle
time
15.80
16.20
15.800
—
ns
31.80
32.20
31.800
—
ns
T4
Rising edge of RECV_x_RCLK to rising edge of
RECV_x_RCLK_B
7.80
8.20
7.800
8.200
ns
15.80
16.20
15.800
16.200
ns
T1
T2
RECV_x_RCLK_B
RECV_x_7–0
RECV_x_ERR
RECV_x_DV
RECV_x_COMMA
T1
T2
RECV_x_RCLK
T3
T4
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