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參數(shù)資料
| 型號： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 109/122頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標準包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應商設備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
Freescale Semiconductor
7-5
7.3.1.2
Transmitter Interface, DDR Timing
Figure 7-2 provides the transmitter interface DDR interface timing diagram.
Figure 7-2. Transmitter Interface, DDR Timing Diagram
Table 7-5 provides the transmitter DDR timing specifications for the MC92604 as defined in Figure 7-2.
Table 7-5. Transmitter DDR Timing Specifications
Symbol
Characteristic
Min
Max
Unit
Application Mode
T1
Setup time prior to rising/falling edge of XMIT_x_CLK
1.000
—
ns
All DDR modes
T2
Hold time after rising/falling edge of XMIT_x_CLK
0.0001,2
1 Synchronous to channel’s transmit interface clock; XMIT_REF_A = low.
2 Synchronous to XMIT_A_CLK; XMIT_REF_A = high.
—
ns
RGMII or RTBI
0.200 1
—
ns
Backplane DDR
modes
0.600 2
—
ns
Φ
drift
Phase drift between XMIT_x_CLK and REF_CLK
–180
180
degrees
All modes
XMIT_x_CLK
XMIT_x_3–0
XMIT_x_K 1
XMIT_x_ENABLE
T1
T2
1
T1
T2
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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