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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 42/250頁 |
| 文件大?。?/td> | 645K |
| 代理商： | LPC47B34X |
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42
Table 14 – Status Register 3
NAME
Unused. This bit is always "0".
Write
Protected
Unused. This bit is always "1".
Track 0
Indicates the status of the TRK0 pin.
Unused. This bit is always "1".
Head
Address
Drive Select
Indicates the status of the DS1, DS0 pins.
BIT NO.
7
6
SYMBOL
DESCRIPTION
WP
Indicates the status of the WP pin.
5
4
3
2
T0
HD
Indicates the status of the HDSEL pin.
1,0
DS1,0
RESET
There are three sources of system reset on the FDC: the nPCI_RESET pin, a reset generated via a bit
in the DOR, and a reset generated via a bit in the DSR. At power on, a Power On Reset initializes the
FDC. All resets take the FDC out of the power down state.
All operations are terminated upon a nPCI_RESET, and the FDC enters an idle state. A reset while a
disk write is in progress will corrupt the data and CRC.
On exiting the reset state, various internal registers are cleared, including the Configure command
information, and the FDC waits for a new command. Drive polling will start unless disabled by a new
Configure command.
nPCI_RESET Pin (Hardware Reset)
The nPCI_RESET pin is a global reset and clears all registers except those programmed by the
Specify command. The DOR reset bit is enabled and must be cleared by the host to exit the reset
state.
DOR Reset vs. DSR Reset (Software Reset)
These two resets are functionally the same. Both will reset the FDC core, which affects drive status
information and the FIFO circuits. The DSR reset clears itself automatically while the DOR reset
requires the host to manually clear it. DOR reset has precedence over the DSR reset. The DOR reset
is set automatically upon a pin reset. The user must manually clear this reset bit in the DOR to exit
the reset state.
MODES OF OPERATION
The FDC has three modes of operation, PC/AT mode, PS/2 mode and Model 30 mode. These are
determined by the state of the Interface Mode bits in LD0-CRF0[3,2].
PC/AT mode
- (IDENT high, MFM a "don't care")
The PC/AT register set is enabled, the DMA enable bit of the DOR becomes valid (controls the
interrupt and DMA functions), and DENSEL is an active high signal.
PS/2 mode
- (IDENT low, MFM high)
This mode supports the PS/2 models 50/60/80 configuration and register set. The DMA bit of the
DOR becomes a "don't care". The DMA and interrupt functions are always enabled, and DENSEL is
active low.
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