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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 144/250頁 |
| 文件大小： | 645K |
| 代理商： | LPC47B34X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁當(dāng)前第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
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SYSTEM MANAGEMENT INTERRUPT (SMI)
The LPC47B34x implements a “group” nIO_SMI output pin. The System Management Interrupt is a
non-maskable interrupt with the highest priority level used for OS transparent power management.
The nIO_SMI group interrupt output consists of the enabled interrupts from Super I/O Device
Interrupts, Low Battery Warning, Intrusion, Ring and many of the GPIOs pins. The nIO_SMI pin can
be programmed to be active high or active low via the polarity bit in the GP46 register. The output
buffer type of the pin can be programmed to be open-drain or push-pull via bit 7 of the GP46 register.
The nIO_SMI pin defaults to active low, open-drain output.
The interrupts are enabled onto the group nIO_SMI output via the SMI Enable Registers 1 to 7. The
nIO_SMI output is then enabled onto the group nIO_SMI output pin via bit[7] in the SMI Enable
Register 2. The SMI output can also be enabled onto the serial IRQ stream (IRQ2) via Bit[6] in the
SMI Enable Register 2.
An example logic equation for the nIO_SMI output for SMI registers 1 and 2 is as follows:
nIO_SMI = (EN_PINT and IRQ_PINT) or (EN_U2INT and IRQ_U2INT) or (EN_U1INT and
IRQ_U1INT) or (EN_FINT and IRQ_FINT) or (EN_WDT and IRQ_WDT) or (EN_MINT and
IRQ_MINT) or (EN_KINT and IRQ_KINT) or (EN_IRINT and IRQ_IRINT)
SMI Registers
The SMI event bits for the GPIOs and the Fan tachometer events are located in the SMI status and
Enable registers 3-7. The polarity of the edge used to set the status bit and generate an SMI is
controlled by the polarity bit of the control registers. For non-inverted polarity (default) the status bit is
set on the low-to-high edge. If the EETI function is selected for a GPIO then both a high-to-low and a
low-to-high edge will set the corresponding SMI status bit. Status bits for the GPIOs are cleared on a
write of ‘1’.
Pins P12 and P16 enable SMI event on single high-to-low edge or on both high-to-low and low-to-high
edges. Default is single edge. P12 also has a polarity select bit in the configuration register 0xF0 in
Logical Device 7. The register that selects the edge, Edge Select register, is located at the address
programmed in the Base I/O Address register in the Logical Device A at an offset of 2Ch. Refer also
to PME Status and Enable register 2. See the Runtime Registers section for a description of these
registers.
Note that P12 and P16 pins are cleared on by write of ‘1’.
The SMI logic for these events is implemented such that the output of the status bit for each event is
combined with the corresponding enable bit in order to generate an SMI.
The SMI registers are accessed at an offset from Runtime Registers Block (see Runtime register
section for more information).
The SMI event bits for the super I/O devices are located in the SMI status and enable register 1 and 2.
All of these status bits are cleared at the source except for IRINT, which is cleared by a read of the
SMI_STS2 register; these status bits are not cleared by a write of ‘1’. The SMI logic for these events is
implemented such that each event is directly combined with the corresponding enable bit in order to
generate an SMI.
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