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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 149/250頁 |
| 文件大小： | 645K |
| 代理商： | LPC47B34X |
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149
SECURITY FEATURE
The following describes the functionality to support a security feature in the LPC47B34x.
GPIO Device Disable Register Control
The GPIO pin GP43 is used for the Device Disable Register Control (DDRC) function. Setting bits[3:2]
of the GP43 configuration register to ‘01’, selects the DDRC function for the GP43 pin. When
bits[3:2]=01 the GP43 pin is an input, with non-inverted polarity. Bits[3:2] cannot be cleared by writing
to these bits; they are cleared by VTR POR, VCC POR and Hard Reset. That is, when the DDRC
function is selected for this pin, it cannot be changed, except by a VCC POR, hard reset or VTR POR.
When the DDRC function is selected for GP43, the Device Disable register is controlled by the value
of the GP43 pin as follows:
If the GP43 pin is high, the Device Disable Register is Read-Only.
If the GP43 pin is low, the Device Disable Register is Read/Write.
The Device Disable Register can also be locked via software, by setting bit 1 of the Device Disable
register. This bit is only cleared by a VCC Power On Reset, Hard Reset and VTR POR. The ability to
dynamically lock/unlock the register via the external pin still exists. See the Runtime Registers section
for a description of the Device Disable register.
Device Disable Register
The Device Disable Register is located in the PME register block at offset 0x22 from the RUNTIME
REGISTERS BLOCK base I/O address in logical device A. Writes to this register are blocked when
the GP43 pin is configured for the Device Disable Register Control function (GP43 configuration
register bit 2 =1) and the GP43 pin is high. Writes are also blocked if bit 1 of the Device Disable
register is set.
Table 53 shows the two different means of making the DDRC register read only.
Table 53 - DDRC Register R/W Control
REGISTER LOCK BIT
DDRC Enable
(Bit 2 of GP43 Reg)
X
0
1
1
DDRC PIN
X
X
0
1
(Bit[1] of Device
Disable Reg)
1
0
0
0
REGISTER STATE
Read Only
Read/Write
Read/Write
Read Only
The control register for the device disable register is defined in the “Runtime Registers” section.
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