參數(shù)資料
型號(hào)： LPC47B34X
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： QFP-128
文件頁(yè)數(shù)： 164/250頁(yè)
文件大?。?/td> 645K
代理商： LPC47B34X
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164
NAME
REG OFFSET
(hex)
10
DESCRIPTION
SMI_STS1
Default = 0x02,
0x22, 0x03 or 0x23
On VTR POR.
The default will be
0x22 if there is a
INTRUSION event
under VBAT power
only, 0x03 if there is
a LOW_BAT event
under VBAT power
only, 0x23 if both
events occur or a
VBAT POR occurs,
or 0x02 if neither
event occurs. Bit 0
will be set to ‘1’ on a
VCC POR if the
battery voltage
drops below 2.4V
under VTR power
(VCC=0) or under
battery power only.
Bit 1 is set to ‘1’ on
VCC POR, VTR
POR, hard reset
and soft reset.
(R/W)
SMI Status Register 1
This register is used to read the status of the SMI inputs.
The following bits must be cleared at their source except
as shown.
Bit[0] LOW_BAT. Cleared by a write of ‘1’. When the
battery is removed and replaced or if the battery voltage
drops below 1.2V (nominal) under battery power only
(VBAT POR), then the LOW_BAT SMI status bit is set
on VTR POR. When the battery voltage drops below 2.4
volts (nominal) under VTR power (VCC=0) or under
battery power only, the LOW_BAT SMI status bit is set
on VCC POR.
Bit[1] PINT. The parallel port interrupt defaults to ‘1’
when the parallel port activate bit is cleared (on VCC
POR, VTR POR, hard reset and soft reset). When the
parallel port is activated, the PINT follows the nACK
input.
Bit[2] U2INT
Bit[3] U1INT
Bit[4] FINT
Bit[5] INTRUSION. Cleared by a write of ‘1’. The
INTRUSION bit will default to ‘1’ on a VTR POR if an
intrusion event occurs under battery power only or if a
VBAT POR occurs. (A VBAT POR occurs when the
battery is removed and replaced or if the battery voltage
drops below 1.2V under battery power only.)
Bit[6] RING. Cleared by a write of ‘1’.
1= Ring indicator input occurred on the nRING pin. 0=
nRING input did not occur.
Bit[7] WDT
SMI Status Register 2
This register is used to read the status of the SMI inputs.
Bit[0] MINT. Cleared at source.
Bit[1] KINT. Cleared at source.
Bit[2] IRINT. This bit is set by a transition on the IR pin
(IRRX or IRRX2 as selected in CR L5-F1-B6 i.e., after
the MUX). Cleared by a read of this register.
Bit[3] P16. Cleared by a write of ‘1’.
Bit[4] P12. Cleared by a write of ‘1’.
Bit[7:5] Reserved
SMI_STS2
Default = 0x00
On VTR POR
11
(R/W)
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