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參數資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數： | 23/250頁 |
| 文件大?。?/td> | 645K |
| 代理商： | LPC47B34X |
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SYNC Timeout
The SYNC value is driven within 3 clocks. If the host observes 3 consecutive clocks without a valid
SYNC pattern, it will abort the cycle.
The LPC47B34x does not assume any particular timeout. When the host is driving SYNC, it may
have to insert a very large number of wait states, depending on PCI latencies and retries.
SYNC Patterns and Maximum Number of SYNCS
If the SYNC pattern is 0101, then the host assumes that the maximum number of SYNCs is 8.
If the SYNC pattern is 0110, then no maximum number of SYNCs is assumed. The LPC47B34x has
protection mechanisms to complete the cycle. This is used for EPP data transfers and utilizes the
same timeout protection that is in EPP.
SYNC Error Indication
The LPC47B34x reports errors via the LAD[3:0] = 1010 SYNC encoding.
If the host was reading data from the LPC47B34x, data will still be transferred in the next two nibbles.
This data may be invalid, but it will be transferred by the LPC47B34x. If the host was writing data to
the LPC47B34x, the data had already been transferred.
In the case of multiple byte cycles, such as DMA cycles, an error SYNC terminates the cycle.
Therefore, if the host is transferring 4 bytes from a device, if the device returns the error SYNC in the
first byte, the other three bytes will not be transferred.
I/O and DMA START Fields
I/O and DMA cycles use a START field of 0000.
Reset Policy
The following rules govern the reset policy:
1) When nPCI_RESET goes inactive (high), the clock is assumed to have been running for 100usec
prior to the removal of the reset signal, so that everything is stable. This is the same reset active
time after clock is stable that is used for the PCI bus.
2) When nPCI_RESET goes active (low):
a) The host drives the nLFRAME signal high, tristates the LAD[3:0] signals, and ignores the
nLDRQ signal.
b) The LPC47B34x ignores nLFRAME, tristate the LAD[3:0] pins and drive the nLDRQ signal
inactive (high).
相關PDF資料 |
PDF描述 |
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參數描述 |
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