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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 21/250頁 |
| 文件大?。?/td> | 645K |
| 代理商： | LPC47B34X |
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21
SIGNAL NAME
SERIRQ
PCI_CLK
TYPE
I/O
Input
DESCRIPTION
Serial IRQ.
PCI Clock.
LPC Cycles
The following cycle types are supported by the LPC protocol.
CYCLE TYPE
I/O Write
I/O Read
DMA Write
DMA Read
TRANSFER SIZE
1 Byte Transfer
1 Byte Transfer
1 byte
1 byte
The LPC47B34x ignores cycles that it does not support.
Field Definitions
The data transfers are based on specific fields that are used in various combinations, depending on
the cycle type. These fields are driven onto the LAD[3:0] signal lines to communicate address, control
and data information over the LPC bus between the host and the LPC47B34x. See the
Low Pin Count
(LPC) Interface Specification
Reference, Section 4.2 for definition of these fields.
nLFRAME Usage
nLFRAME is used by the host to indicate the start of cycles and the termination of cycles due to an
abort or time-out condition. This signal is to be used by the LPC47B34x to know when to monitor the
bus for a cycle.
This signal is used as a general notification that the LAD[3:0] lines contain information relative to the
start or stop of a cycle, and that the LPC47B34x monitors the bus to determine whether the cycle is
intended for it. The use of nLFRAME allows the LPC47B34x to enter a lower power state internally.
There is no need for the LPC47B34x to monitor the bus when it is inactive, so it can decouple its state
machines from the bus, and internally gate its clocks.
When the LPC47B34x samples nLFRAME active, it immediately stops driving the LAD[3:0] signal
lines on the next clock and monitor the bus for new cycle information.
The nLFRAME signal functions as described in the Low Pin Count (LPC) Interface Specification
Reference.
I/O Read and Write Cycles
The LPC47B34x is the target for I/O cycles. I/O cycles are initiated by the host for register or FIFO
accesses, and will generally have minimal Sync times. The minimum number of wait-states between
bytes is 1. EPP cycles will depend on the speed of the external device, and may have much longer
Sync times.
Data transfers are assumed to be exactly 1-byte. If the CPU requested a 16 or 32-bit transfer, the
host will break it up into 8-bit transfers.
See the
Low Pin Count (LPC) Interface Specification
Reference, Section 5.2, for the sequence of
cycles for the I/O Read and Write cycles.
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